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    CMOS reliability issues for emerging cryogenic Lunar electronics applications.
    Chen, Tianbing ; Zhu, Chendong ; et al.
    In: Solid-State Electronics, Jg. 50 (2006-06-01), Heft 6, S. 959-963
    academicJournal
    Wie komme ich dran?
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    Dc characterization of lateral bipolar devices in standard CMOS technology: a new model for base current partitioning.
    Corsi, F. ; Di Ciano, M. ; et al.
    In: Solid-State Electronics, Jg. 43 (1999-05-01), Heft 5, S. 883-889
    Online academicJournal
    Zugriff:
    Full Text Finder (Volltext)
    Wie komme ich dran?
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    Nanoscale CMOS: potential nonclassical technologies versus a hypothetical bulk-silicon technology.
    Kim, Seung-Hwan ; Fossum, Jerry G.
    In: Solid-State Electronics, Jg. 49 (2005-04-01), Heft 4, S. 595-605
    academicJournal
    Wie komme ich dran?
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    Impact of metallisation on resistor matching in a 0.35 μm analogue CMOS process.
    Lowe, Antony
    In: Solid-State Electronics, Jg. 48 (2004-05-01), Heft 5, S. 697-704
    academicJournal
    Wie komme ich dran?
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    Evaluation of circuit performance of ultra-thin-body SOI CMOS.
    Pacha, Christian ; Schmal, Artur ; et al.
    In: Solid-State Electronics, Jg. 47 (2003-07-01), Heft 7, S. 1205-1211
    academicJournal
    Wie komme ich dran?
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    An investigation on RF CMOS stability related to bias and scaling.
    Su, Jiong-Guang ; Wong, Shyh-Chyi ; et al.
    In: Solid-State Electronics, Jg. 46 (2002-04-01), Heft 4, S. 451-458
    academicJournal
    Wie komme ich dran?
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    Scaling CMOS: Finding the gate stack with the lowest leakage current.
    Kauerauf, Thomas ; Govoreanu, Bogdan ; et al.
    In: Solid-State Electronics, Jg. 49 (2005-05-01), Heft 5, S. 695-701
    academicJournal
    Wie komme ich dran?
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    Impact of technology parameters on device performance of UTB-SOI CMOS.
    Schulz, T. ; Pacha, C. ; et al.
    In: Solid-State Electronics, Jg. 48 (2004-04-01), Heft 4, S. 521-527
    academicJournal
    Wie komme ich dran?
  9. Detailansicht für Treffer 9 öffnen
    Performance assessment of scaled strained-Si channel-on-insulator (SSOI) CMOS.
    Kim, Keunwoo ; Chuang, Ching-Te ; et al.
    In: Solid-State Electronics, Jg. 48 (2004-02-01), Heft 2, S. 239-243
    academicJournal
    Wie komme ich dran?
  10. Detailansicht für Treffer 10 öffnen
    A fully integrated 2.4 GHz class-E amplifier with a 63% PAE by 0.18 μm CMOS technologies.
    Ho, Chien-Chih ; Kuo, Chin-Wei ; et al.
    In: Solid-State Electronics, Jg. 48 (2004), Heft 1, S. 99-102
    academicJournal
    Wie komme ich dran?
  11. Detailansicht für Treffer 11 öffnen
    A fully integrated dual-band VCO by 0.18 μm CMOS technologies.
    Ho, Chieh-Chih ; Kuo, Chin-Wei ; et al.
    In: Solid-State Electronics, Jg. 47 (2003-11-01), Heft 11, S. 2015-2018
    academicJournal
    Wie komme ich dran?
  12. Detailansicht für Treffer 12 öffnen
    Shrinking from 0.25 down to 0.12 μm SOI CMOS technology node: a contribution to low-frequency noise in partially depleted N-MOSFETs.
    Dieudonné, F. ; Haendler, S. ; et al.
    In: Solid-State Electronics, Jg. 47 (2003-07-01), Heft 7, S. 1213-1218
    academicJournal
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  13. Detailansicht für Treffer 13 öffnen
    High performance Si/SiGe pMOSFETs fabricated in a standard CMOS process technology.
    Collaert, N. ; Verheyen, P. ; et al.
    In: Solid-State Electronics, Jg. 47 (2003-07-01), Heft 7, S. 1173-1177
    academicJournal
    Wie komme ich dran?
  14. Detailansicht für Treffer 14 öffnen
    Spacer FINFET: nanoscale double-gate CMOS technology for the terabit era.
    Choi, Yang-Kyu ; King, Tsu-Jae ; et al.
    In: Solid-State Electronics, Jg. 46 (2002-10-01), Heft 10, S. 1595-1601
    academicJournal
    Wie komme ich dran?
  15. Detailansicht für Treffer 15 öffnen
    On the structure of the recessed-channel MOSFET for sub-100 nm Si CMOS.
    Tao, Meng ; Varahramyan, Kody
    In: Solid-State Electronics, Jg. 45 (2001-10-01), Heft 10, S. 1805-1808
    academicJournal
    Wie komme ich dran?
  16. Detailansicht für Treffer 16 öffnen
    Experimental investigation of factors influencing design of small-signal CMOS amplifiers.
    Vernon, Emerson ; Bryson, Damian ; et al.
    In: Solid-State Electronics, Jg. 45 (2001), Heft 1, S. 63-69
    academicJournal
    Wie komme ich dran?
  17. Detailansicht für Treffer 17 öffnen
    Cascoded LVTSCR with tunable holding voltage for ESD protection in bulk CMOS technology without latchup danger.
    Ker, Ming-Dou ; Chang, Hun-Hsien
    In: Solid-State Electronics, Jg. 44 (2000-03-01), Heft 3, S. 425-445
    Online academicJournal
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  18. Detailansicht für Treffer 18 öffnen
    Simulation, fabrication and characterization of a 3.3 V flash ZE2PROM array implemented in a 0.8 μm CMOS process.
    Ranaweera, J. ; Ng, W. T. ; et al.
    In: Solid-State Electronics, Jg. 43 (1999-02-01), Heft 2, S. 263-273
    Online academicJournal
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  19. Detailansicht für Treffer 19 öffnen
    On the lower bounds of CMOS supply voltage.
    Schrom, Gerhard ; Pichler, Christoph ; et al.
    In: Solid-State Electronics, Jg. 39 (1996-04-01), S. 425-430
    Online academicJournal
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    Modelling and application of fully depleted SOI MOSFETs for low voltage, low power analogue CMOS circuits.
    Flandre, D. ; Ferreira, L. F. ; et al.
    In: Solid-State Electronics, Jg. 39 (1996-04-01), S. 455-460
    Online academicJournal
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    Wie komme ich dran?
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