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    A 112-Gb/s PAM-4 Voltage-Mode Transmitter With Four-Tap Two-Step FFE and Automatic Phase Alignment Techniques in 40-nm CMOS.
    Peng, Pen-Jui ; Chen, Yan-Ting ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 56 (2021-07-01), Heft 7, S. 2123-2131
    Online academicJournal
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    A Terahertz Molecular Clock on CMOS Using High-Harmonic-Order Interrogation of Rotational Transition for Medium-/Long-Term Stability Enhancement.
    Wang, Cheng ; Yi, Xiang ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 56 (2021-02-01), Heft 2, S. 566-580
    Online academicJournal
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    An Output Bandwidth Optimized 200-Gb/s PAM-4 100-Gb/s NRZ Transmitter With 5-Tap FFE in 28-nm CMOS.
    Wang, Zhongkai ; Choi, Minsoo ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 57 (2022), Heft 1, S. 21-31
    Online academicJournal
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    A 73dB-A Audio VCO-ADC Based on a Maximum Length Sequence Generator in 130nm CMOS.
    Perez, Carlos ; Quintero, Andres ; et al.
    In: IEEE Transactions on Circuits & Systems. Part II: Express Briefs, Jg. 68 (2021-10-01), Heft 10, S. 3194-3198
    Online academicJournal
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    A 100 fps, Time-Correlated Single-Photon-Counting-Based Fluorescence-Lifetime Imager in 130 nm CMOS.
    Field, Ryan M. ; Realov, Simeon ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 49 (2014-04-01), Heft 4, S. 867-880
    Online academicJournal
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    Logic Optimization, Complex Cell Design, and Retiming of Single Flux Quantum Circuits.
    Katam, Naveen Kumar ; Pedram, Massoud
    In: IEEE Transactions on Applied Superconductivity, Jg. 28 (2018-10-01), Heft 7, S. 1-9
    Online academicJournal
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    A Multi-Gb/s Frame-Interleaved LDPC Decoder With Path-Unrolled Message Passing in 28-nm CMOS.
    Milicevic, Mario ; Gulak, P. Glenn
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 26 (2018-10-01), Heft 10, S. 1908-1921
    Online academicJournal
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  8. Detailansicht für Treffer 8 öffnen
    A 28-nm CMOS 7-GS/s 6-bit DAC With DfT Clock and Memory Reaching SFDR >50 dB Up to 1 GHz.
    Radulov, Georgi I. ; Quinn, Patrick J. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 23 (2015-09-01), Heft 9, S. 1941-1945
    Online academicJournal
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  9. Detailansicht für Treffer 9 öffnen
    A 9-mm2 Ultra-Low-Power Highly Integrated 28-nm CMOS SoC for Internet of Things.
    Pu, Yu ; Shi, Chunlei ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 53 (2018-03-01), Heft 3, S. 936-948
    Online academicJournal
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    A 16-mW 1-GS/s With 49.6-dB SNDR TI-SAR ADC for Software-Defined Radio in 65-nm CMOS.
    Qiu, Lei ; Tang, Kai ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 26 (2018-03-01), Heft 3, S. 572-583
    Online academicJournal
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  11. Detailansicht für Treffer 11 öffnen
    Scalable Digital CMOS Comparator Using a Parallel Prefix Tree.
    Abdel-Hafeez, Saleh ; Gordon-Ross, Ann ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 21 (2013-11-01), Heft 11, S. 1989-1998
    Online academicJournal
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  12. Detailansicht für Treffer 12 öffnen
    A 0.1–2-GHz Quadrature Correction Loop for Digital Multiphase Clock Generation Circuits in 130-nm CMOS.
    Raja, Immanuel ; Khatri, Vishal ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 25 (2017-03-01), Heft 3, S. 1044-1053
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  13. Detailansicht für Treffer 13 öffnen
    IA-32 Processor with a Wide-Voltage-Operating Range in 32-nm CMOS.
    Ruhl, Gregory ; Dighe, Saurabh ; et al.
    In: IEEE Micro, Jg. 33 (2013-03-01), Heft 2, S. 28-36
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  14. Detailansicht für Treffer 14 öffnen
    Broad-Band Odd-Number CMOS Prescalers With Quadrature/Symmetrical Outputs.
    Dekate, Prashant ; Redman-White, William ; et al.
    In: IEEE Transactions on Circuits & Systems. Part II: Express Briefs, Jg. 59 (2012-07-01), Heft 7, S. 399-403
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  15. Detailansicht für Treffer 15 öffnen
    A 15 MHz to 600 MHz, 20 mW, 0.38 mm^2 Split-Control, Fast Coarse Locking Digital DLL in 0.13 \mum CMOS.
    Hoyos, Sebastian ; Tsang, Cheongyuen W. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 20 (2012-03-01), Heft 3, S. 564-568
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    A Super-Pipelined Energy Efficient Subthreshold 240 MS/s FFT Core in 65 nm CMOS.
    Jeon, Dongsuk ; Seok, Mingoo ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 47 (2012), Heft 1, S. 23-34
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    A Sub-cm3 Energy-Harvesting Stacked Wireless Sensor Node Featuring a Near-Threshold Voltage IA-32 Microcontroller in 14-nm Tri-Gate CMOS for Always-ON Always-Sensing Applications.
    Paul, Somnath ; Honkote, Vinayak ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 52 (2017-04-01), Heft 4, S. 961-971
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  18. Detailansicht für Treffer 18 öffnen
    SleepWalker: A 25-MHz 0.4-V Sub-\mm^2 7-\mu\W/MHz Microcontroller in 65-nm LP/GP CMOS for Low-Carbon Wireless Sensor Nodes.
    Bol, David ; De Vos, Julien ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 48 (2013), Heft 1, S. 20-32
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    A 3.6-mW 50-MHz PN Code Acquisition Filter via Statistical Error Compensation in 180-nm CMOS.
    Kim, Eric P. ; Baker, Daniel J. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 23 (2015-03-01), Heft 3, S. 598-602
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    A Power and Area Efficient Architecture of a PRBS Generator With Multiple Outputs.
    Sakare, Mahendra
    In: IEEE Transactions on Circuits & Systems. Part II: Express Briefs, Jg. 64 (2017-08-01), Heft 8, S. 927-931
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