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    Monolithically Cointegrated Tensile Strained Germanium and In x Ga 1-x As FinFETs for Tunable CMOS Logic.
    Joshi, Rutwik ; Karthikeyan, Sengunthar ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 69 (2022-08-01), Heft 8, S. 4175-4182
    Online academicJournal
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    Design Insights of Nanosheet FET and CMOS Circuit Applications at 5-nm Technology Node.
    Sreenivasulu, V. Bharath ; Narendar, Vadthiya
    In: IEEE Transactions on Electron Devices, Jg. 69 (2022-08-01), Heft 8, S. 4115-4122
    Online academicJournal
    Zugriff:
    Volltext
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    1-kb FinFET Dielectric Resistive Random Access Memory Array in $1\times $ nm CMOS Logic Technology for Embedded Nonvolatile Memory Applications.
    Huang, Kai Ping ; Pan, Hsin Wei ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 63 (2016-11-01), Heft 11, S. 4273-4278
    Online academicJournal
    Zugriff:
    Volltext
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    Thermal Stress-Aware CMOS–SRAM Partitioning in Sequential 3-D Technology.
    Salahuddin, Shairfe Muhammad ; Litta, Eugenio Dentoni ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 67 (2020-11-01), Heft 11, S. 4631-4635
    Online academicJournal
    Zugriff:
    Volltext
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    Improved Air Spacer for Highly Scaled CMOS Technology.
    Cheng, Kangguo ; Park, Chanro ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 67 (2020-12-01), Heft 12, S. 5355-5361
    Online academicJournal
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    Stand-by Power Reduction Using Experimentally Demonstrated Nano-Electromechanical Switch in CMOS Technologies.
    Saha, Sumit ; Singh, Arpit ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 68 (2021-02-01), Heft 2, S. 746-752
    Online academicJournal
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    TCAD-Based Assessment of the Lateral GAA Nanosheet Transistor for Future CMOS.
    Huang, Ya-Chi ; Chiang, Meng-Hsueh ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 68 (2021-12-01), Heft 12, S. 6586-6591
    Online academicJournal
    Zugriff:
    Volltext
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  8. Detailansicht für Treffer 8 öffnen
    Materials to Systems Co-Optimization Platform for Rapid Technology Development Targeting Future Generation CMOS Nodes.
    Bazizi, El Mehdi ; Pal, Ashish ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 68 (2021-11-01), Heft 11, S. 5358-5363
    Online academicJournal
    Zugriff:
    Volltext
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    Antifuse OTP Cell in a Cross-Point Array by Advanced CMOS FinFET Process.
    Kuo, Ren-Jay ; Chang, Fu-Cheng ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 66 (2019-04-01), Heft 4, S. 1729-1733
    Online academicJournal
    Zugriff:
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  10. Detailansicht für Treffer 10 öffnen
    Out-of-Plane Strain Effects on Physically Flexible FinFET CMOS.
    Ghoneim, Mohamed T. ; Alfaraj, Nasir ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 63 (2016-07-01), Heft 7, S. 2657-2664
    Online academicJournal
    Zugriff:
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  11. Detailansicht für Treffer 11 öffnen
    7-nm FinFET CMOS Design Enabled by Stress Engineering Using Si, Ge, and Sn.
    Gupta, Suyog ; Moroz, Victor ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 61 (2014-05-01), Heft 5, S. 1222-1230
    Online academicJournal
    Zugriff:
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  12. Detailansicht für Treffer 12 öffnen
    Total Ionizing Dose Hardened and Mitigation Strategies in Deep Submicrometer CMOS and Beyond.
    Chatzikyriakou, Eleni ; Morgan, Katrina ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 65 (2018-03-01), Heft 3, S. 808-819
    Online academicJournal
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  13. Detailansicht für Treffer 13 öffnen
    FinFET Evolution Toward Stacked-Nanowire FET for CMOS Technology Scaling.
    Zheng, Peng ; Connelly, Daniel ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 62 (2015-12-01), Heft 12, S. 3945-3950
    Online academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    Innovative Materials, Devices, and CMOS Technologies for Low-Power Mobile Multimedia.
    Skotnicki, Thomas ; Fenouillet-Beranger, Claire ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 55 (2008), Heft 1, S. 96-130
    Online academicJournal
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  15. Detailansicht für Treffer 15 öffnen
    Considerations for Ultimate CMOS Scaling.
    Kuhn, Kelin J.
    In: IEEE Transactions on Electron Devices, Jg. 59 (2012-07-01), Heft 7, S. 1813-1828
    Online academicJournal
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  16. Detailansicht für Treffer 16 öffnen
    Grain-Orientation Induced Quantum Confinement Variation in FinFETs and Multi-Gate Ultra-Thin Body CMOS Devices and Implications for Digital Design.
    Rasouli, Seid Hadi ; Endo, Kazuhiko ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 58 (2011-08-01), Heft 8, S. 2282-2292
    Online academicJournal
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  17. Detailansicht für Treffer 17 öffnen
    A 14-nm FinFET Logic CMOS Process Compatible RRAM Flash With Excellent Immunity to Sneak Path.
    Hsieh, E. Ray ; Yen Chen Kuo ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 64 (2017-12-01), Heft 12, S. 4910-4918
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  18. Detailansicht für Treffer 18 öffnen
    Predictive Simulation and Benchmarking of Si and Ge pMOS FinFETs for Future CMOS Technology.
    Shifren, Lucian ; Aitken, Robert ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 61 (2014-07-01), Heft 7, S. 2271-2277
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    Considerations for Static Energy Reduction in Digital CMOS ICs Using NEMS Power Gating.
    Sankar, Sivaneswaran ; Kumar, Ulayil Sajesh ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 64 (2017-03-01), Heft 3, S. 1399-1403
    Online academicJournal
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    A Three-Dimensional Stacked Fin-CMOS. Technology for High-Density ULSI Circuits.
    Wu, Xusheng ; Chan, Philip C. H. ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 52 (2005-09-01), Heft 9, S. 1998-2003
    Online academicJournal
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