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    Design of a reference voltage buffer for a 10-bit 50 MS/s SAR ADC in 65 nm CMOS
    Harikumar, Prakash ; Wikner, Jacob
    In: Circuits and Systems (ISCAS), 2015 IEEE International Symposium on, 2015, S. 249-252
    Online unknown
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    1.56-GHz On-Chip Resonant Clocking with 2.3X Clock Power-Saving in 130-nm CMOS
    Hansson, Martin ; Mesgarzadeh, Behzad ; et al.
    In: Proceedings of the European Solid-State Circuit Conference (ESSCIRC), 2006, S. 464-467
    Online unknown
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    Wie komme ich dran?
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    Ultrawideband RF-IQ Modulator Using Segmented Nonlinearly Scaled RF-DACs and Nonoverlapping LO Signals
    Åberg, Victor ; Fager, Christian ; et al.
    In: IEEE Transactions on Microwave Theory and Techniques, Jg. 71 (2023), Heft 5, S. 1899-1910
    Online unknown
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    Wie komme ich dran?
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    CMOS on-chip clock for digital signal processors
    Nilsson, Peter ; Torkelsson, Mats ; et al.
    In: Electronics Letters, Jg. 15 (1993), Heft 8, S. 669-670
    Online unknown
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    An N-Path Filter Design Methodology With Harmonic Rejection, Power Reduction, Foldback Elimination, and Spectrum Shaping
    Karami, Poorya ; Banaeikashani, Amirali ; et al.
    In: IEEE Transactions on Circuits and Systems I: Regular Papers ELLIIT: the Linköping-Lund initiative on IT and mobile communication, 2020
    Online unknown
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    Far-field RF powering system for RFID and implantable devices with monolithically integrated on-chip antenna
    Radiom, S. ; Baghaei-Nejad, Majid ; et al.
    In: 2010 IEEE RADIO FREQUENCY INTEGRATED CIRCUITS RFIC SYMPOSIUM IEEE Radio Frequency Integrated Circuits Symposium, 2010, S. 113-116
    Online unknown
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    Concurrent chip-package design for 10GHz global clock distribution network
    Shen, Meigen ; Zheng, Li-Rong ; et al.
    In: 55th Electronic Components & Technology Conference, Vols 1 and 2, 2005 Proceedings Proceedings - Electronic Components and Technology Conference, 2005, S. 1554-1559
    Online unknown
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    EMI reduction by resonant clock distribution networks
    Mesgarzadeh, Behzad ; Alvandpour, Atila
    In: Proceedings of IEEE International Symposium on Circuits and Systems (ISCAS), Paris, France, 2010, S. 977-980
    Online unknown
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    Low-Power Bufferless Resonant Clock Distribution Networks
    Mesgarzadeh, Behzad ; Hansson, Martin ; et al.
    In: Proceedings of the 50th IEEE International Midwest Symposium on Circuits and Systems (MWSCAS), 2007, S. 960-963
    Online unknown
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  10. Detailansicht für Treffer 10 öffnen
    Jitter Characteristic in Charge Recovery Resonant Clock Distribution
    Mesgarzadeh, Behzad ; Hansson, Martin ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 42 (2007), Heft 7, S. 1618-1625
    Online unknown
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    Evaluation of a clocking strategy with relaxed constraints on clock edges
    Backenius, Erik ; Vesterbacka, Mark
    In: Proc. TENCON'04, 2004, S. 411-414
    Online unknown
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  12. Detailansicht für Treffer 12 öffnen
    Reduction of simultaneous switching noise in digital circuits
    Backenius, Erik ; Vesterbacka, Mark
    In: Proc. 24th IEEE Norchip Conf., NORCHIP'06, 2006, S. 187-190
    Online unknown
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    A scalable and robust rail-to-rail delay cell for DLLs
    Bengtson, Håkan ; Svensson, Christer
    In: IEEE International SOC Conference, 2004, 2004, S. 135-136
    Online unknown
    Zugriff:
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    Wie komme ich dran?
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