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    A Simple Cache Coherence Scheme for Integrated CPU-GPU Systems.
    Baskara Yudha, Ardhi Wiratama ; Pulungan, Reza ; et al.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 2020, Heft 57, S. 1388-1393
    Online Konferenz
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    Volltext (PDF)
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    BrezeFlow: Unified Debugger for Android CPU Power Governors and Schedulers on Edge Devices.
    Hoffman, Alexander ; Pathania, Anuj ; et al.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 2020, Heft 57, S. 1310-1315
    Online Konferenz
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    Volltext (PDF)
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    LAMA: Link-Aware Hybrid Management for Memory Accesses in Emerging CPU-FPGA Platforms.
    Feng, Liang ; Zhao, Jieru ; et al.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 2019, Heft 56, S. 637-642
    Online Konferenz
    Zugriff:
    Volltext (PDF)
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    Side-channel security of superscalar CPUs: Evaluating the Impact of Micro-architectural Features.
    Barenghi, Alessandro ; Pelosi, Gerardo
    In: DAC: Annual ACM/IEEE Design Automation Conference, 2018, Heft 55, S. 841-846
    Online Konferenz
    Zugriff:
    Volltext (PDF)
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    Predictable Memory-CPU Co-Scheduling with Support for Latency-Sensitive Tasks.
    Casini, Daniel ; Pazzaglia, Paolo ; et al.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 2020, Heft 57, S. 393-398
    Online Konferenz
    Zugriff:
    Volltext (PDF)
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    Cooperative DVFS for energy-efficient HEVC decoding on embedded CPU-GPU architecture.
    Gong, Fan ; Ju, Lei ; et al.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 2017, Heft 54, S. 481-486
    Online Konferenz
    Zugriff:
    Volltext (PDF)
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    A Quantitative Analysis on Microarchitectures of Modern CPU-FPGA Platforms.
    Choi, Young-kyu ; Cong, Jason ; et al.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 2016-06-01, S. 641-646
    Online Konferenz
    Zugriff:
    Volltext (PDF)
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    Improving Mobile Gaming Performance through Cooperative CPU-GPU Thermal Management.
    Prakash, Alok ; Amrouch, Hussam ; et al.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 2016-06-01, S. 272-277
    Online Konferenz
    Zugriff:
    Volltext (PDF)
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    Latency-Aware Packet Processing on CPU-GPU Heterogeneous Systems.
    Maghazeh, Arian ; Bordoloi, Unmesh D. ; et al.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 2017, Heft 54, S. 475-480
    Online Konferenz
    Zugriff:
    Volltext (PDF)
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    Hardware-in-the-loop Simulation for CPU/GPU Heterogeneous Platforms.
    Ko, Youngsub ; Kim, Taeyoung ; et al.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 2014, S. 808-813
    Online Konferenz
    Zugriff:
    Volltext (PDF)
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    System-Level Floorplan-Aware Analysis of Integrated CPU-GPUs.
    Nandakumar, Vivek S. ; Marek-Sadowska, Malgorzata
    In: DAC: Annual ACM/IEEE Design Automation Conference, 2014, S. 802-807
    Online Konferenz
    Zugriff:
    Volltext (PDF)
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  12. Detailansicht für Treffer 12 öffnen
    Integrated CPU-GPU Power Management for 3D Mobile Games.
    Pathania, Anuj ; Jiao, Qing ; et al.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 2014, S. 227-232
    Online Konferenz
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    Volltext (PDF)
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  13. Detailansicht für Treffer 13 öffnen
    Hybrid DRAM/PRAM-based Main Memory for Single-Chip CPU/GPU.
    Kim, Dongki ; Lee, Sungkwang ; et al.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 2012-06-01, S. 888-896
    Online Konferenz
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    Volltext (PDF)
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    A QoS-Aware Memory Controller for Dynamically Balancing GPU and CPU Bandwidth Use in an MPSoC.
    Min Kyu Jeong ; Erez, Mattan ; et al.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 2012-06-01, S. 850-855
    Online Konferenz
    Zugriff:
    Volltext (PDF)
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  15. Detailansicht für Treffer 15 öffnen
    Hermes: An Integrated CPU/GPU Microarchitecture for IP Routing.
    Zhu, Yuhao ; Deng, Yangdong ; et al.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 2011-06-01, S. 1044-1049
    Online Konferenz
    Zugriff:
    Volltext (PDF)
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  16. Detailansicht für Treffer 16 öffnen
    MARSS: A Full System Simulator for Multicore x86 CPUs.
    Patel, Avadh ; Afram, Furat ; et al.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 2011-06-01, S. 1050-1055
    Online Konferenz
    Zugriff:
    Volltext (PDF)
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  17. Detailansicht für Treffer 17 öffnen
    The iCOREtm 520 MHz synthesizable CPU core.
    Richardson, Nick ; Huang, Lun Bin ; et al.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 2002-06-10, S. 640-645
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  18. Detailansicht für Treffer 18 öffnen
    Memory-CPU size optimization for embedded system designs.
    Shackleford, Barry ; Yasuda, Mitsuhiro ; et al.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 1997-06-13, S. 246-251
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    Sizing of clock distribution networks for high performance CPU chips.
    Desai, Madhav P. ; Cvijetic, Radenko ; et al.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 1996-06-01, S. 389-394
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    A systematic technique for verifying critical path delays in a 300MHz Alpha CPU design using circuit simulation.
    Desai, Madhav P.
    In: DAC: Annual ACM/IEEE Design Automation Conference, 1996-06-01, S. 125-130
    Online Konferenz
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