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    Nanoscale CMOS battery cells for gate level on‐chip security designs
    Mayhew, Matthew ; Muresan, Radu
    In: Electronics Letters, Jg. 51 (2015-12-01), S. 2126-2128
    Online unknown
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    CMOS driver for 50 Ω load
    Aaserud, O. ; Danielsen, H.
    In: Electronics Letters, Jg. 29 (1993-05-13), S. 876-878
    Online unknown
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    Performance of ECL-compatible 75Ω line driver/receiver realised in a 1.2μm CMOS technology
    Bijker, W ; Sevenhans, Jan ; et al.
    In: Electronics Letters, Jg. 26 (1990-05-24), S. 764-766
    Online unknown
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    Basic operation of novel ferroelectric CMOS circuits
    Li, Q.-h. ; Takahashi, Mitsue ; et al.
    In: Electronics Letters, Jg. 44 (2008), S. 467-467
    Online unknown
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    Voltage-mode CMOS quaternary latch circuit
    Current, K.W.
    In: Electronics Letters, Jg. 30 (1994-11-10), S. 1928-1929
    Online unknown
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    0.8 V CMOS adiabatic differential switch logic circuit using bootstrap technique for low-voltage low-power VLSI
    Chen, H.H. ; Zhang, Y. ; et al.
    In: Electronics Letters, Jg. 38 (2002), S. 1497-1497
    Online unknown
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    Sub-1V bootstrapped CMOS driver for giga-scale-integration era
    Rofail, S.S. ; Kiat Seng Yeo ; et al.
    In: Electronics Letters, Jg. 35 (1999), S. 392-392
    Online unknown
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    Design of stuck-open fault testable CMOS complex gates
    Halatsis, Constantin ; Haniotakis, Th. ; et al.
    In: Electronics Letters, Jg. 32 (1996), S. 315-315
    Online unknown
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    MOS device conductance modelling technique for an accurate and efficient mixed-mode simulation of CMOS circuits
    Teng Kiat Lee ; Samudra, Ganesh S.
    In: Electronics Letters, Jg. 32 (1996), S. 264-264
    Online unknown
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    Current-mode CMOS latched quaternary threshold logic full adder
    Current, K.W.
    In: Electronics Letters, Jg. 28 (1992), S. 1273-1273
    Online unknown
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    1.5 V CMOS full-swing energy efficient logic (EEL) circuit suitable for low-voltage and low-power VLSI applications
    Lou, J.H. ; Kuo, Jui-Chang ; et al.
    In: Electronics Letters, Jg. 33 (1997), S. 1375-1375
    Online unknown
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    Design and characterisation of pseudo-DTL CMOS gates
    Syrzycki, Marek ; Grigoleit, M.
    In: Electronics Letters, Jg. 27 (1991), S. 1577-1577
    Online unknown
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    Three-dimensional CMOS NAND with three stacked channels
    Roos, G. ; Hoefflinger, B.
    In: Electronics Letters, Jg. 29 (1993), S. 2103-2103
    Online unknown
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    Analytical delay model of CMOS inverter including channel-length modulation
    Chow, Hwang-Cherng ; Feng, Wu-Shiung
    In: Electronics Letters, Jg. 28 (1992), S. 408-408
    Online unknown
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  15. Detailansicht für Treffer 15 öffnen
    Model for propagation delay evaluation of CMOS inverter including input slope effects for timing verification
    Feng, Wu-Shiung ; Chow, Hwang-Cherng
    In: Electronics Letters, Jg. 28 (1992), S. 1159-1159
    Online unknown
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  16. Detailansicht für Treffer 16 öffnen
    Simultaneous delay and maximum current calculation in CMOS gates
    Rumin, N.C. ; Nabavi-Lishi, A.
    In: Electronics Letters, Jg. 28 (1992), S. 682-682
    Online unknown
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  17. Detailansicht für Treffer 17 öffnen
    Iddq secondary components in CMOS logic circuits preceded by defective stages affected by analogue type faults
    Champac, V. ; Rodriguez, R. ; et al.
    In: Electronics Letters, Jg. 27 (1991), S. 1656-1656
    Online unknown
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  18. Detailansicht für Treffer 18 öffnen
    Charge-based current model for CMOS gates
    Feng, Wu-Shiung ; Fan, Jen-Teng ; et al.
    In: Electronics Letters, Jg. 29 (1993), S. 1343-1343
    Online unknown
    Zugriff:
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  19. Detailansicht für Treffer 19 öffnen
    Quasi-adiabatic ternary CMOS logic
    Rubio, Antonio ; Mateo, Diego
    In: Electronics Letters, Jg. 32 (1996), S. 99-99
    Online unknown
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  20. Detailansicht für Treffer 20 öffnen
    Testability enhancement of domino CMOS logic
    Pretorius, J.A. ; Shubat, A.S. ; et al.
    In: Electronics Letters, Jg. 21 (1985), S. 336-336
    Online unknown
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    Wie komme ich dran?
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