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    Insights on Design and Scalability of Thin-BOX FD/SOI CMOS
    CHOUKSEY, Siddharth ; FOSSUM, Jerry G ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 57 (2010), Heft 9, S. 2073-2079
    Online academicJournal
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    Characterization of SOS-CMOS FETs at Low Temperatures for the Design of Integrated Circuits for Quantum Bit Control and Readout
    RAMESH EKANAYAKE, S ; LEHMANN, Torsten ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 57 (2010), Heft 2, S. 539-547
    Online academicJournal
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    Volltext
    Wie komme ich dran?
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    Considerations for Ultimate CMOS Scaling
    KUHN, Kelin J
    In: I.E.E.E. transactions on electron devices, Jg. 59 (2012), Heft 7, S. 1813-1828
    Online academicJournal
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    Volltext
    Wie komme ich dran?
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    Comprehensive and Accurate Parasitic Capacitance Models for Two- and Three-Dimensional CMOS Device Structures
    LACORD, Joris ; GHIBAUDO, Gérard ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 59 (2012), Heft 5, S. 1332-1344
    Online academicJournal
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    Innovative Materials, Devices, and CMOS Technologies for Low-Power Mobile Multimedia : Device technologies and circuit techniques for power management
    SKOTNICKI, Thomas ; FENOUILLET-BERANGER, Claire ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 55 (2008), Heft 1, S. 96-130
    Online academicJournal
    Zugriff:
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    Wie komme ich dran?
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    Modeling and significance of fringe capacitance in nonclassical CMOS devices with gate-source/drain underlap
    KIM, Seung-Hwan ; FOSSUM, Jerry G ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 53 (2006), Heft 9, S. 2143-2150
    Online academicJournal
    Zugriff:
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    Characterization and design methodology for low-distortion MOSFET-C analog structures in multithreshold deep-submicrometer SOI CMOS technologies
    VANCAILLIE, Laurent ; KILCHYTSKA, Valeria ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 53 (2006), Heft 2, S. 263-269
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  8. Detailansicht für Treffer 8 öffnen
    On the feasibility of nanoscale triple-gate CMOS transistors
    YANG, Ji-Woon ; POSSUM, Jerry G
    In: I.E.E.E. transactions on electron devices, Jg. 52 (2005), Heft 6, S. 1159-1164
    Online academicJournal
    Zugriff:
    Volltext
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    Single Fermi Level Thin-Film CMOS on Glass: The Behavior of Enhancement-Mode PMOSFETs From Cutoff Through Accumulation
    NASSAR, Christopher James ; KOSIK WILLIAMS, Carlo A ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 56 (2009), Heft 9, S. 1974-1979
    Online academicJournal
    Zugriff:
    Volltext
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  10. Detailansicht für Treffer 10 öffnen
    (110)-surface strained-soi CMOS devices
    MIZUNO, Tomohisa ; SUGIYAMA, Naoharu ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 52 (2005), Heft 3, S. 367-374
    Online academicJournal
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    Volltext
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  11. Detailansicht für Treffer 11 öffnen
    A floating-body cell fully compatible with 90-nm CMOS technology node for a 128-mb SOI DRAM and its scalability
    HAMAMOTO, Takeshi ; MINAMI, Yoshihiro ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 54 (2007), Heft 3, S. 563-571
    Online academicJournal
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  12. Detailansicht für Treffer 12 öffnen
    Interplay Between Process-Induced and Statistical Variability in 14-nm CMOS Technology Double-Gate SOI FinFETs
    XINGSHENG, WANG ; BINJIE, CHENG ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 60 (2013), Heft 8, S. 2485-2492
    Online academicJournal
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  13. Detailansicht für Treffer 13 öffnen
    A three-dimensional stacked Fin-CMOS technology for high-density ULSI circuits
    XUSHENG, WU ; CHAN, Philip C. H ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 52 (2005), Heft 9, S. 1998-2003
    Online academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    On the Variability in Planar FDSOI Technology: From MOSFETs to SRAM Cells : CHARACTERIZATION OF NANO CMOS VARIABIALITY BY SIMULATION AND MEASUREMENTS
    MAZURIER, Jérôme ; WEBER, Olivier ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 58 (2011), Heft 8, S. 2326-2336
    Online academicJournal
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  15. Detailansicht für Treffer 15 öffnen
    An Approach Based on Sensitivity Analysis for the Evaluation of Process Variability in Nanoscale MOSFETs : CHARACTERIZATION OF NANO CMOS VARIABIALITY BY SIMULATION AND MEASUREMENTS
    BONFIGLIO, Valentina ; IANNACCONE, Giuseppe
    In: I.E.E.E. transactions on electron devices, Jg. 58 (2011), Heft 8, S. 2266-2273
    Online academicJournal
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  16. Detailansicht für Treffer 16 öffnen
    A compact physical model for yield under gate length and body thickness variations in nanoscale double-gate CMOS
    ANANTHAN, Hari ; ROY, Kaushik
    In: I.E.E.E. transactions on electron devices, Jg. 53 (2006), Heft 9, S. 2151-2159
    Online academicJournal
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  17. Detailansicht für Treffer 17 öffnen
    Control of threshold-voltage and short-channel effects in ultrathin strained-SOI CMOS devices
    NUMATA, Toshinori ; MIZUNO, Tomohisa ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 52 (2005), Heft 8, S. 1780-1786
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    Effects of Substrate Orientation and Channel Stress on Short-Channel Thin SOI MOSFETs
    MAJUMDAR, Amian ; OUYANG, Christine ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 57 (2010), Heft 9, S. 2067-2072
    Online academicJournal
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    Quasi-SOI MOSFETs- : A promising bulk device candidate for extremely scaled era
    YU, TIAN ; HAN, XIAO ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 54 (2007), Heft 7, S. 1784-1788
    Online academicJournal
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    SODEL FET: Novel channel and source/drain profile engineering schemes by selective Si epitaxial growth technology
    INABA, Satoshi ; MIYANO, Kiyotaka ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 51 (2004), Heft 9, S. 1401-1408
    Online academicJournal
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