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    Statistical Analysis of Multicore CPUs Operation in Scaled Voltage Conditions
    Kaliorakis, M. ; Chatzidimitriou, A. ; et al.
    In: IEEE Computer Architecture Letters, Jg. 17 (2018-07-01), Heft 2, S. 109-109
    Online academicJournal
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    Sensing CPU Voltage Noise Through Electromagnetic Emanations
    Hadjilambrou, Z. ; Das, S. ; et al.
    In: IEEE Computer Architecture Letters, Jg. 17 (2018), Heft 1, S. 68-68
    Online academicJournal
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    HeteroSim: A Heterogeneous CPU-FPGA Simulator
    Feng, L. ; Liang, H. ; et al.
    In: IEEE Computer Architecture Letters, Jg. 16 (2017), Heft 1, S. 38-38
    Online academicJournal
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    Volltext
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    gem5-gpu: A Heterogeneous CPU-GPU Simulator
    Power, J. ; Hestness, J. ; et al.
    In: IEEE Computer Architecture Letters, Jg. 14 (2015), Heft 1, S. 34-34
    Online academicJournal
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    On Optimal Kernel Size for Integrated CPU-GPUs — A Case Study
    Nandakumar, V.S. ; Marek-Sadowska, M.
    In: IEEE Computer Architecture Letters, Jg. 13 (2014-07-28), Heft 2, S. 81-81
    Online academicJournal
    Zugriff:
    Volltext
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    CPU Accounting in CMP Processors
    Luque, Carlos ; Moreto, Miquel ; et al.
    In: IEEE Computer Architecture Letters, Jg. 8 (2009), Heft 1, S. 17-17
    Online academicJournal
    Zugriff:
    Volltext
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    On Estimating Optimal Performance of CPU Dynamic Thermal Management
    Cohen, A. ; Finkelstein, F. ; et al.
    In: IEEE Computer Architecture Letters, Jg. 2 (2003), Heft 1, S. 6-6
    Online academicJournal
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    Volltext
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    FullPack: Full Vector Utilization for Sub-Byte Quantized Vector-Matrix Multiplication on General Purpose CPUs
    Katebi, H. ; Asadi, N. ; et al.
    In: IEEE Computer Architecture Letters, Jg. PP, Heft 99, S. 1-4
    academicJournal
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  9. Detailansicht für Treffer 9 öffnen
    ReDRAM: A Reconfigurable DRAM Cache for GPGPUs
    Sahoo, D. ; Sha, S. ; et al.
    In: IEEE Computer Architecture Letters, Jg. 17 (2018-07-01), Heft 2, S. 213-213
    Online academicJournal
    Zugriff:
    Volltext
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  10. Detailansicht für Treffer 10 öffnen
    Exploiting Intel Advanced Matrix Extensions (AMX) for Large Language Model Inference
    Kim, H. ; Ye, G. ; et al.
    In: IEEE Computer Architecture Letters, Jg. 23 (2024), Heft 1, S. 117-120
    Online academicJournal
    Zugriff:
    Volltext
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  11. Detailansicht für Treffer 11 öffnen
    eDKM: An Efficient and Accurate Train-Time Weight Clustering for Large Language Models
    Cho, M. ; Vahid, K.A. ; et al.
    In: IEEE Computer Architecture Letters, Jg. 23 (2024), Heft 1, S. 37-40
    Online academicJournal
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    Volltext
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  12. Detailansicht für Treffer 12 öffnen
    Mitigating Timing-Based NoC Side-Channel Attacks With LLC Remapping
    Kar, A. ; Liu, X. ; et al.
    In: IEEE Computer Architecture Letters, Jg. 22 (2023), Heft 1, S. 53-56
    Online academicJournal
    Zugriff:
    Volltext
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  13. Detailansicht für Treffer 13 öffnen
    FPGA-Accelerated Data Preprocessing for Personalized Recommendation Systems
    Kim, H. ; Lee, Y. ; et al.
    In: IEEE Computer Architecture Letters, Jg. 23 (2024), Heft 1, S. 7-10
    Online academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    Primate: A Framework to Automatically Generate Soft Processors for Network Applications
    Ma, R. ; Hsu, J. ; et al.
    In: IEEE Computer Architecture Letters, Jg. 23 (2024), Heft 1, S. 57-60
    Online academicJournal
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  15. Detailansicht für Treffer 15 öffnen
    SmartSSD: FPGA Accelerated Near-Storage Data Analytics on SSD
    Lee, J.H. ; Zhang, H. ; et al.
    In: IEEE Computer Architecture Letters, Jg. 19 (2020-07-01), Heft 2, S. 110-113
    Online academicJournal
    Zugriff:
    Volltext
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  16. Detailansicht für Treffer 16 öffnen
    Post-Silicon Microarchitecture
    Kumar, C. ; Chaudhary, A. ; et al.
    In: IEEE Computer Architecture Letters, Jg. 19 (2020), Heft 1, S. 26-29
    Online academicJournal
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  17. Detailansicht für Treffer 17 öffnen
    Asymmetric Resilience for Accelerator-Rich Systems
    Leng, J. ; Buyuktosunoglu, A. ; et al.
    In: IEEE Computer Architecture Letters, Jg. 18 (2019), Heft 1, S. 83-86
    Online academicJournal
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  18. Detailansicht für Treffer 18 öffnen
    An Intermediate Language for General Sparse Format Customization
    Liu, J. ; Zhao, Z. ; et al.
    In: IEEE Computer Architecture Letters, Jg. 22 (2023-07-01), Heft 2, S. 153-156
    Online academicJournal
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  19. Detailansicht für Treffer 19 öffnen
    Exploring the Latency Sensitivity of Cache Replacement Policies
    Nematallah, A. ; Park, C.H. ; et al.
    In: IEEE Computer Architecture Letters, Jg. 22 (2023-07-01), Heft 2, S. 93-96
    Online academicJournal
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    T-CAT: Dynamic Cache Allocation for Tiered Memory Systems With Memory Interleaving
    Lee, H. ; Lee, S. ; et al.
    In: IEEE Computer Architecture Letters, Jg. 22 (2023-07-01), Heft 2, S. 73-76
    Online academicJournal
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    Volltext
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