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    Compact On-Chip Bandpass Filter With Improved In-Band Flatness and Stopband Attenuation in 0.13- $\mu \text{m}$ (Bi)-CMOS Technology
    Liu, Hang ; Zhang Ju Hou ; et al.
    In: IEEE Electron Device Letters, Jg. 38 (2017-10-01), S. 1359-1362
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    Symmetric Varactor in 130-nm CMOS for Frequency Multiplier Applications
    Shim, Dongha ; Kenneth, K. O.
    In: IEEE Electron Device Letters, Jg. 32 (2011-04-01), S. 470-472
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    A CMOS STI-Bound Single-Photon Avalanche Diode With 27-ps Timing Resolution and a Reduced Diffusion Tail
    Finkelstein, H. ; Esener, S.C. ; et al.
    In: IEEE Electron Device Letters, Jg. 30 (2009-06-01), S. 641-643
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    1.4-$\mu\hbox{m}$-Pitch 50% Fill-Factor 1T Charge-Modulation Pixel for CMOS Image Sensors
    Roy, F. ; Tournier, Arnaud ; et al.
    In: IEEE Electron Device Letters, Jg. 29 (2008-03-01), S. 221-223
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    A CMOS mismatch model and scaling effects
    Ma, Dye-Jyun ; Wong, Shyh-Chyi ; et al.
    In: IEEE Electron Device Letters, Jg. 18 (1997-06-01), S. 261-263
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    Cosmic ray neutron-induced soft errors in sub-half micron CMOS circuits
    Itakura, Toru ; Ehara, H. ; et al.
    In: IEEE Electron Device Letters, Jg. 18 (1997-03-01), S. 99-101
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    Quantitative Analysis on Resistance Fluctuation of Resistive Random Access Memory by Low Frequency Noise Measurement
    Gong, Tiancheng ; Dong, Danian ; et al.
    In: IEEE Electron Device Letters, Jg. 42 (2021-03-01), S. 312-314
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    Intrinsic speed limit of negative capacitance transistors
    Alexander John Rosner ; Salahuddin, Sayeef ; et al.
    In: IEEE Electron Device Letters, Jg. 38 (2017-09-01), S. 1328-1330
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    High-Density FinFET One-Time Programmable Memory Cell With Intra-Fin-Cell-Isolation Technology
    Chang, Tzong-Sheng ; Chrong Jung Lin ; et al.
    In: IEEE Electron Device Letters, Jg. 36 (2015-10-01), S. 1037-1039
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    Bilayer PseudoSpin Field-Effect Transistor (BiSFET): A Proposed New Logic Device
    Reddy, Dharmendar ; Tutuc, Emanuel ; et al.
    In: IEEE Electron Device Letters, Jg. 30 (2009-02-01), S. 158-160
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    A Quasi-Analytical Model for Double-Gate Tunneling Field-Effect Transistors
    Chi On Chui ; Pan, A.
    In: IEEE Electron Device Letters, Jg. 33 (2012-10-01), S. 1468-1470
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    Alternate metal virtual ground (AMG)-a new scaling concept for very high-density EPROMs
    Bergemont, Albert ; Kazerounian, R. ; et al.
    In: IEEE Electron Device Letters, Jg. 12 (1991-08-01), S. 450-452
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    Memory SEU simulations using 2-D transport calculations
    Axness, C.L. ; Fu, J.S. ; et al.
    In: IEEE Electron Device Letters, Jg. 6 (1985-08-01), S. 422-424
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    A quasi-analytical SET model for few electron circuit simulation
    Ionescu, Adrian M. ; Banerjee, Kaustav ; et al.
    In: IEEE Electron Device Letters, Jg. 23 (2002-06-01), S. 366-368
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    A novel multiple-valued logic gate using resonant tunneling devices
    Chen, Kevin J. ; Yamamoto, Masafumi ; et al.
    In: IEEE Electron Device Letters, Jg. 17 (1996-05-01), S. 223-225
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