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    A 60-GHz CMOS receiver front-end
    RAZAVI, Behzad
    In: IEEE International Solid-State Circuits Conference (ISSCC 2005), [San Francisco, CA, USA, February 6-10, 2005], Jg. 41 (2006), Heft 1, S. 17-22
    Online Konferenz
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    A 3-GHz 70-Mb SRAM in 65-nm CMOS technology with integrated column-based dynamic power supply
    ZHANG, Kevin ; BHATTACHARYA, Uddalak ; et al.
    In: IEEE International Solid-State Circuits Conference (ISSCC 2005), [San Francisco, CA, USA, February 6-10, 2005], Jg. 41 (2006), Heft 1, S. 146-151
    Online Konferenz
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    A 146-mm2 8-Gb multi-level NAND flash memory with 70-nm CMOS technology
    HARA, Takahiko ; FUKUDA, Koichi ; et al.
    In: IEEE International Solid-State Circuits Conference (ISSCC 2005), [San Francisco, CA, USA, February 6-10, 2005], Jg. 41 (2006), Heft 1, S. 161-169
    Online Konferenz
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    A 110 GOPS/W 16-bit multiplier and reconfigurable PLA loop in 90-nm CMOS
    HSU, Steven K ; MATHEW, Sanu K ; et al.
    In: IEEE International Solid-State Circuits Conference (ISSCC 2005), [San Francisco, CA, USA, February 6-10, 2005], Jg. 41 (2006), Heft 1, S. 256-264
    Online Konferenz
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    A VLSI analog computer/digital computer accelerator
    COWAN, Glenn E. R ; MELVILLE, Robert C ; et al.
    In: IEEE International Solid-State Circuits Conference (ISSCC 2005), [San Francisco, CA, USA, February 6-10, 2005], Jg. 41 (2006), Heft 1, S. 42-53
    Online Konferenz
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    Implementation of a fourth-generation 1.8-GHz dual-core SPARC V9 microprocessor
    HART, Jason M ; LEE, Kyung T ; et al.
    In: IEEE International Solid-State Circuits Conference (ISSCC 2005), [San Francisco, CA, USA, February 6-10, 2005], Jg. 41 (2006), Heft 1, S. 210-217
    Online Konferenz
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    A reprogrammable EDGE baseband and multimedia handset SoC with 6-Mbit embedded DRAM
    COFLER, Andrew M ; DRUILHE, Francois ; et al.
    In: IEEE International Solid-State Circuits Conference (ISSCC 2005), [San Francisco, CA, USA, February 6-10, 2005], Jg. 41 (2006), Heft 1, S. 97-106
    Online Konferenz
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    A 3-Gb/s/ch transceiver for 10-mm uninterrupted rc-limited global on-chip interconnects
    SCHINKEL, Daniël ; MENSINK, Eisse ; et al.
    In: IEEE International Solid-State Circuits Conference (ISSCC 2005), [San Francisco, CA, USA, February 6-10, 2005], Jg. 41 (2006), Heft 1, S. 297-306
    Online Konferenz
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    Enhanced write performance of a 64-Mb phase-change random access memory
    OH, Hyung-Rok ; CHO, Beak-Hyung ; et al.
    In: IEEE International Solid-State Circuits Conference (ISSCC 2005), [San Francisco, CA, USA, February 6-10, 2005], Jg. 41 (2006), Heft 1, S. 122-126
    Online Konferenz
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  10. Detailansicht für Treffer 10 öffnen
    An SoC with 1.3 gtexels/s 3-D graphics full pipeline for consumer applications
    KIM, Donghyun ; CHUNG, Kyusik ; et al.
    In: IEEE International Solid-State Circuits Conference (ISSCC 2005), [San Francisco, CA, USA, February 6-10, 2005], Jg. 41 (2006), Heft 1, S. 71-84
    Online Konferenz
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  11. Detailansicht für Treffer 11 öffnen
    A sub-10-ps multiphase sampling system using redundancy
    LEE, Li-Min ; WEINLADER, Daniel ; et al.
    In: IEEE International Solid-State Circuits Conference (ISSCC 2005), [San Francisco, CA, USA, February 6-10, 2005], Jg. 41 (2006), Heft 1, S. 265-273
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    A read-static-noise-margin-free SRAM cell for low-VDD and high-speed applications
    TAKEDA, Koichi ; HAGIHARA, Yasuhiko ; et al.
    In: IEEE International Solid-State Circuits Conference (ISSCC 2005), [San Francisco, CA, USA, February 6-10, 2005], Jg. 41 (2006), Heft 1, S. 113-121
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    A Sub-0.5-V operating embedded SRAM featuring a multi-bit-error-immune hidden-ECC scheme
    SUZUKI, Toshikazu ; YAMAGAMI, Yoshinobu ; et al.
    In: IEEE International Solid-State Circuits Conference (ISSCC 2005), [San Francisco, CA, USA, February 6-10, 2005], Jg. 41 (2006), Heft 1, S. 152-160
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    A 950-MHz rectifier circuit for sensor network tags with 10-m distance
    UMEDA, Toshiyuki ; YOSHIDA, Hiroshi ; et al.
    In: IEEE International Solid-State Circuits Conference (ISSCC 2005), [San Francisco, CA, USA, February 6-10, 2005], Jg. 41 (2006), Heft 1, S. 35-41
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    A 90-nm variable frequency clock system for a power-managed itanium architecture processor
    FISCHER, Tim ; DESAI, Jayen ; et al.
    In: IEEE International Solid-State Circuits Conference (ISSCC 2005), [San Francisco, CA, USA, February 6-10, 2005], Jg. 41 (2006), Heft 1, S. 218-228
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    A 20-Gb/s 256-Mb DRAM with an inductorless quadrature PLL and a cascaded pre-emphasis transmitter
    KIM, Kyu-Hyoun ; SOHN, Young-Soo ; et al.
    In: IEEE International Solid-State Circuits Conference (ISSCC 2005), [San Francisco, CA, USA, February 6-10, 2005], Jg. 41 (2006), Heft 1, S. 127-134
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    A 195-Gb/s 1.2-W inductive inter-chip wireless superconnect with transmit power control scheme for 3-D-stacked system in a package
    MIURA, Noriyuki ; MIZOGUCHI, Daisuke ; et al.
    In: IEEE International Solid-State Circuits Conference (ISSCC 2005), [San Francisco, CA, USA, February 6-10, 2005], Jg. 41 (2006), Heft 1, S. 23-34
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    3 Gb/s AC coupled chip-to-chip communication using a low swing pulse receiver
    LEI, LUO ; WILSON, John M ; et al.
    In: IEEE International Solid-State Circuits Conference (ISSCC 2005), [San Francisco, CA, USA, February 6-10, 2005], Jg. 41 (2006), Heft 1, S. 287-296
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