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    A 12-GHz Reconfigurable Multicore CMOS DCO, With a Time-Variant Analysis of the Impact of Reconfiguration Switches on Phase Noise
    ANDREA, BEVILACQUA ; Padovan, Fabio ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 57 (2022-09-01), S. 2802-2811
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    A 30-GHz Class-F Quadrature DCO Using Phase Shifts Between Drain–Gate–Source for Low Flicker Phase Noise and I/Q Exactness
    Chen, Xi ; Hu, Yizhe ; et al.
    In: IEEE Journal of Solid-State Circuits, 2023, S. 1-14
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    A Low-Jitter Ring-DCO-Based Fractional-N Digital PLL With a 1/8 DTC-Range-Reduction Technique Using a Quadruple-Timing-Margin Phase Selector
    Park, Hangi ; Hwang, Chanwoong ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 57 (2022-12-01), S. 3527-3537
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    A Single-Pin Antenna Interface RF Front End Using a Single-MOS DCO-PA and a Push–Pull LNA
    Mak, Pui-In ; Robert Bogdan Staszewski ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 55 (2020-08-01), S. 2055-2068
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    A 0.85mm2 51%-Efficient 11-dBm Compact DCO-DPA in 16-nm FinFET for Sub-Gigahertz IoT TX Using HD2 Self-Suppression and Pulling Mitigation
    Huan-Neng Ron Chen ; Chen, Mark ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 54 (2019-07-01), S. 2028-2037
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    A 320-fs RMS Jitter and – 75-dBc Reference-Spur Ring-DCO-Based Digital PLL Using an Optimal-Threshold TDC
    Seong, Taeho ; Choi, Jaehyouk ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 54 (2019-09-01), S. 2501-2512
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    An 82–107.6-GHz Integer- <tex-math notation='LaTeX'>$N$ </tex-math> ADPLL Employing a DCO With Split Transformer and Dual-Path Switched-Capacitor Ladder and a Clock-Skew-Sampling Delta–Sigma TDC
    Huang, Zhiqiang ; Luong, Howard C.
    In: IEEE Journal of Solid-State Circuits, Jg. 54 (2019-02-01), S. 358-367
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    An Architecture for Large-Area Sensor Acquisition Using Frequency-Hopping ZnO TFT DCOs
    Verma, Naveen ; Brady, Nicholas ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 53 (2018), S. 297-308
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    A 2.4-GHz ZigBee Transmitter Using a Function-Reuse Class-F DCO-PA and an ADPLL Achieving 22.6% (14.5%) System Efficiency at 6-dBm (0-dBm) $P_{\mathrm {out}}$
    Peng, Xingqiang ; Yin, Jun ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 52 (2017-06-01), S. 1495-1508
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    A Hybrid Loop Two-Point Modulator Without DCO Nonlinearity Calibration by Utilizing 1 Bit High-Pass Modulation
    Xu, Ni ; Wang, Zhihua ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 49 (2014-10-01), S. 2172-2186
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    A TDC-Free Mostly-Digital FDC-PLL Frequency Synthesizer With a 2.8-3.5 GHz DCO
    Galton, Ian ; Venerus, Christian
    In: IEEE Journal of Solid-State Circuits, Jg. 50 (2015-02-01), S. 450-463
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    A Power-Scalable DCO for Multi-Standard GSM/WCDMA Frequency Synthesizers
    Liscidini, Antonio ; Castello, Rinaldo ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 49 (2014-03-01), S. 646-656
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    A Near-Threshold 480 MHz 78 µW All-Digital PLL With a Bootstrapped DCO
    Chia-Chi, Chang ; Su, Chauchin ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 48 (2013-11-01), S. 2805-2814
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    A 2.8–3.2-GHz Fractional-$N$ Digital PLL With ADC-Assisted TDC and Inductively Coupled Fine-Tuning DCO
    Yao, Chih-Wei ; Willson, Alan N.
    In: IEEE Journal of Solid-State Circuits, Jg. 48 (2013-03-01), S. 698-710
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    A 5.6 GHz to 11.5 GHz DCO for Digital Dual Loop CDRs
    Titus, Ward S. ; Kenney, J.G.
    In: IEEE Journal of Solid-State Circuits, Jg. 47 (2012-05-01), S. 1123-1130
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    A PVT Tolerant 10 to 500 MHz All-Digital Phase-Locked Loop With Coupled TDC and DCO
    Wang, Yangyuan ; Liu, Wei ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 45 (2010-02-01), S. 314-321
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    A 1.0–4.0-Gb/s All-Digital CDR With 1.0-ps Period Resolution DCO and Adaptive Proportional Gain Control
    Song, Heesoo ; Oh, Do-Hwan ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 46 (2011-02-01), S. 424-434
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    Capacitive Degeneration in LC-Tank Oscillator for DCO Fine-Frequency Tuning
    Fanori, Luca ; Liscidini, Antonio ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 45 (2010-12-01), S. 2737-2745
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    Errata for 'A TDC-Free Mostly-Digital FDC-PLL Frequency Synthesizer With a 2.8–3.5 GHz DCO' [Feb 15 450-463]
    Galton, Ian ; Venerus, Christian
    In: IEEE Journal of Solid-State Circuits, Jg. 50 (2015-09-01), S. 2224-2224
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    A 16 MHz CMOS RC Frequency Reference With ±90 ppm Inaccuracy From −45 °C to 85 °C
    Gurleyuk, Cagri ; Pan, Sining ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 57 (2022-08-01), S. 2429-2437
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