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    An 800-MHz Mixed- <tex-math notation='LaTeX'>$V_{\text{T}}$ </tex-math> 4T IFGC Embedded DRAM in 28-nm CMOS Bulk Process for Approximate Storage Applications
    Giterman, Robert ; Geuli, Narkis ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 53 (2018-07-01), S. 2136-2148
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    A 140-mV Variation-Tolerant Deep Sub-Threshold SRAM in 65-nm CMOS
    Sarfraz, Khawar ; He, Jin ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 52 (2017-08-01), S. 2215-2220
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    5.6 Mb/mm $^{2}$ 1R1W 8T SRAM Arrays Operating Down to 560 mV Utilizing Small-Signal Sensing With Charge Shared Bitline and Asymmetric Sense Amplifier in 14 nm FinFET CMOS Technology
    Guo, Zheng ; Nalam, Satyanand ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 52 (2017), S. 229-239
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    A 1 Gb 2 GHz 128 GB/s Bandwidth Embedded DRAM in 22 nm Tri-Gate CMOS Technology
    Lal, Manoj B. ; Arslan, Umut ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 50 (2015), S. 150-157
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    A 4.6 GHz 162 Mb SRAM Design in 22 nm Tri-Gate CMOS Technology With Integrated Read and Write Assist Circuitry
    Mistry, Kaizad ; Guo, Zheng ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 48 (2013), S. 150-158
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    A 1.2-V 10-$\mu$W NPN-Based Temperature Sensor in 65-nm CMOS With an Inaccuracy of 0.2 $^{\circ}$C (3$\sigma$) From $-$70 $^{\circ}$C to 125 $^{\circ}$C
    Breems, Lucien J. ; Nauta, Bram ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 45 (2010-12-01), S. 2591-2601
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    A 4.0 GHz 291 Mb Voltage-Scalable SRAM Design in a 32 nm High-k + Metal-Gate CMOS Technology With Integrated Power Management
    Bhattacharya, Uddalak ; Wei, Liqiong ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 45 (2010), S. 103-110
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    Low Leakage SOI CMOS Static Memory Cell With Ultra-Low Power Diode
    Levacq, David ; Flandre, Denis ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 42 (2007-03-01), S. 689-702
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    A 256-Kb Dual-${V}_{\rm CC}$ SRAM Building Block in 65-nm CMOS Process With Actively Clamped Sleep Transistor
    Tschanz, J. ; Sunna, M. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 42 (2007), S. 233-242
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    A 3.8 GHz 153 Mb SRAM Design With Dynamic Stability Enhancement and Leakage Reduction in 45 nm High-k Metal Gate CMOS Technology
    Bhattacharya, Uddalak ; Wang, Yih ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 44 (2009), S. 148-154
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    A 1.1 GHz 12 $\mu$A/Mb-Leakage SRAM Design in 65 nm Ultra-Low-Power CMOS Technology With Integrated Leakage Reduction for Mobile Applications
    Lin, J. ; Kulkarni, Sarvesh H. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 43 (2008), S. 172-179
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    SRAM design on 65-nm CMOS technology with dynamic sleep transistor for leakage reduction
    Murray, Daniel ; Bhattacharya, Uddalak ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 40 (2005-04-01), S. 895-901
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    A 16-Mb 400-MHz loadless CMOS four-transistor SRAM macro
    Nakamura, N. ; Takahashi, H. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 35 (2000-11-01), S. 1631-1640
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    Power reduction techniques for a 1-Mb ECL-CMOS SRAM with an access time of 550 ps and an operating frequency of 900 MHz
    Nambu, Hiroaki ; Yamasaki, K. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 35 (2000-04-01), S. 564-571
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    A 1 ns, 1 W, 2.5 V, 32 Kb NTL-CMOS SRAM macro using a memory cell with PMOS access transistors
    Yamazaki, T. ; Yoshida, Hiroshi ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 30 (1995), S. 1196-1202
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    An SOI-DRAM with wide operating voltage range by CMOS/SIMOX technology
    Suma, Katsuhiro ; Yamaguchi, Y. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 29 (1994), S. 1323-1329
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    A 3.3-V 12-ns 16-Mb CMOS SRAM
    Shimizu, T. ; Soeda, M. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 27 (1992), S. 1490-1496
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    A novel low-voltage content-addressable-memory (CAM) cell with a fast tag-compare capability using partially depleted (PD) SOI CMOS dynamic-threshold (DTMOS) techniques
    Wu, F.A. ; Kuo, James B. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 36 (2001-04-01), S. 712-716
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    High-density CMOS ROM arrays
    Stewart, R.G.
    In: IEEE Journal of Solid-State Circuits, Jg. 12 (1977-10-01), S. 502-506
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    A CMOS VAX microprocessor with on-chip cache and memory management
    Supnik, R.M. ; Miner, D.G. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 22 (1987-10-01), S. 849-852
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