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    Design and Experimentation of Inductorless Low-Pass NGD Integrated Circuit in 180-nm CMOS Technology.
    Wan, Fayu ; Gu, Taochen ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 41 (2022-11-01), Heft 11, S. 4965-4974
    Online academicJournal
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    Gaussian Fitness Functions for Optimizing Analog CMOS Integrated Circuits.
    de Lima Moreto, Rodrigo Alves ; Thomaz, Carlos Eduardo ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 36 (2017-10-01), Heft 10, S. 1620-1632
    Online academicJournal
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    An In-Field Programmable Adaptive CMOS LNA for Intelligent IoT Sensor Node Applications.
    Shafiee, Maryam ; Ozev, Sule
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 41 (2022-02-01), Heft 2, S. 201-210
    Online academicJournal
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    An All-MOSFET Voltage Reference-Based PUF Featuring Low BER Sensitivity to VT Variations and 163 fJ/Bit in 180-nm CMOS.
    Gan, Peizhou ; Zhao, Xiaojin ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 40 (2021-06-01), Heft 6, S. 1172-1182
    Online academicJournal
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    A General Time-Domain Method for Harmonic Distortion Estimation in CMOS Circuits.
    Baxevanakis, Dimitrios ; Sotiriadis, Paul P.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 40 (2021), Heft 1, S. 157-170
    Online academicJournal
    Zugriff:
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    An Analog Neural Network Computing Engine Using CMOS-Compatible Charge-Trap-Transistor (CTT).
    Du, Yuan ; Du, Li ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 38 (2019-10-01), Heft 10, S. 1811-1819
    Online academicJournal
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  7. Detailansicht für Treffer 7 öffnen
    New 3-D CMOS Fabric With Stacked Horizontal Nanowires.
    Macha, Naveen Kumar ; Iqbal, Md Arif ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 38 (2019-09-01), Heft 9, S. 1625-1634
    Online academicJournal
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    Volltext
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  8. Detailansicht für Treffer 8 öffnen
    Design Methodology for TFT-Based Pseudo-CMOS Logic Array With Multilayer Interconnection Architecture and Optimization Algorithms.
    Zhao, Qinghang ; Sun, Wenyu ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 38 (2019-11-01), Heft 11, S. 2043-2057
    Online academicJournal
    Zugriff:
    Volltext
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  9. Detailansicht für Treffer 9 öffnen
    VAET-STT: Variation Aware STT-MRAM Analysis and Design Space Exploration Tool.
    Mohanachandran Nair, Sarath ; Bishnoi, Rajendra ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 37 (2018-07-01), Heft 7, S. 1396-1407
    Online academicJournal
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  10. Detailansicht für Treffer 10 öffnen
    Modeling Multiple-Input Switching in Timing Analysis Using Machine Learning.
    Shashank Ram, O. V. S. ; Saurabh, Sneh
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 40 (2021-04-01), Heft 4, S. 723-734
    Online academicJournal
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  11. Detailansicht für Treffer 11 öffnen
    TIME: A Training-in-Memory Architecture for RRAM-Based Deep Neural Networks.
    Cheng, Ming ; Xia, Lixue ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 38 (2019-05-01), Heft 5, S. 834-847
    Online academicJournal
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    A Pulse Shrinking-Based Test Solution for Prebond Through Silicon via in 3-D ICs.
    Yi, Maoxiang ; Bian, Jingchang ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 38 (2019-04-01), Heft 4, S. 755-766
    Online academicJournal
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  13. Detailansicht für Treffer 13 öffnen
    An Efficient Two-Phase ILP-Based Algorithm for Precise CMOS RFIC Layout Generation.
    Tseng, Tsun-Ming ; Li, Bing ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 36 (2017-08-01), Heft 8, S. 1313-1326
    Online academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    Synthesis of mm-Wave Wideband Receivers in 28-nm CMOS Technology for Automotive Radar Applications.
    Passos, Fabio ; Chanca, Miguel ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 39 (2020-12-01), Heft 12, S. 4375-4384
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  15. Detailansicht für Treffer 15 öffnen
    Generating Single- and Double-Pattern Tests for Multiple CMOS Fault Models in One ATPG Run.
    Kung, Yi-Cheng ; Lee, Kuen-Jong ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 39 (2020-06-01), Heft 6, S. 1340-1345
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  16. Detailansicht für Treffer 16 öffnen
    Spin-Transfer Torque Devices for Logic and Memory: Prospects and Perspectives.
    Fong, Xuanyao ; Kim, Yusung ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 35 (2016), Heft 1, S. 1-22
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    A Fast Prototyping Framework for Analog Layout Migration With Planar Preservation.
    Pan, Po-Cheng ; Chin, Ching-Yu ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 34 (2015-09-01), Heft 9, S. 1373-1386
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  18. Detailansicht für Treffer 18 öffnen
    Three-Port Model of a Modern MOS Transistor in Millimeter Wave Band, Considering Distributed Effects.
    Yavand Hasani, Javad
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 35 (2016-09-01), Heft 9, S. 1509-1518
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    Bayesian Model Fusion: Large-Scale Performance Modeling of Analog and Mixed-Signal Circuits by Reusing Early-Stage Data.
    Wang, Fa ; Cachecho, Paolo ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 35 (2016-08-01), Heft 8, S. 1255-1268
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    Thermal-Aware Task Scheduling for Energy Minimization in Heterogeneous Real-Time MPSoC Systems.
    Zhou, Junlong ; Wei, Tongquan ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 35 (2016-08-01), Heft 8, S. 1269-1282
    Online academicJournal
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