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    Aries: A Semiformal Technique for Fine-Grained Bug Localization in Hardware Designs.
    Kumar, Binod ; Vineesh, V. S. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 41 (2022-12-01), Heft 12, S. 5709-5721
    Online academicJournal
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    Searching for Bugs Using Probabilistic Suspect Implications.
    Veira, Neil ; Poulos, Zissis ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 39 (2020-12-01), Heft 12, S. 5267-5280
    Online academicJournal
    Zugriff:
    Volltext
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    Bug Prediction of SystemC Models Using Machine Learning.
    Efendioglu, Mustafa ; Sen, Alper ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 38 (2019-03-01), Heft 3, S. 419-429
    Online academicJournal
    Zugriff:
    Volltext
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    Tardis: Coverage-Guided Embedded Operating System Fuzzing.
    Shen, Yuheng ; Xu, Yiru ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 41 (2022-11-01), Heft 11, S. 4563-4574
    Online academicJournal
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    The CoveRT Approach for Coverage Management in Analog and Mixed-Signal Integrated Circuits.
    Sanyal, Sayandeep ; Dasgupta, Pallab ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 41 (2022-12-01), Heft 12, S. 5695-5708
    Online academicJournal
    Zugriff:
    Volltext
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    Specification-Guided Automated Debugging of CPS Models.
    Singh, Nikhil Kumar ; Saha, Indranil
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 39 (2020-11-01), Heft 11, S. 4142-4153
    Online academicJournal
    Zugriff:
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    Toward Hardware-Based IP Vulnerability Detection and Post-Deployment Patching in Systems-on-Chip.
    Tan, Benjamin ; Elnaggar, Rana ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 40 (2021-06-01), Heft 6, S. 1158-1171
    Online academicJournal
    Zugriff:
    Volltext
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    Enhanced Design Debugging With Assistance From Guidance-Based Model Checking.
    Vineesh, V. S. ; Kumar, Binod ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 40 (2021-05-01), Heft 5, S. 985-998
    Online academicJournal
    Zugriff:
    Volltext
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    Hybrid Quick Error Detection: Validation and Debug of SoCs Through High-Level Synthesis.
    Campbell, Keith ; Lin, David ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 38 (2019-07-01), Heft 7, S. 1345-1358
    Online academicJournal
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    RTL-ConTest: Concolic Testing on RTL for Detecting Security Vulnerabilities.
    Meng, Xingyu ; Kundu, Shamik ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 41 (2022-03-01), Heft 3, S. 466-477
    Online academicJournal
    Zugriff:
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    Assertion Ranking Using RTL Source Code Analysis.
    Pal, Debjit ; Offenberger, Spencer ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 39 (2020-08-01), Heft 8, S. 1711-1724
    Online academicJournal
    Zugriff:
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  12. Detailansicht für Treffer 12 öffnen
    Incremental SAT-Based Accurate Auto-Correction of Sequential Circuits Through Automatic Test Pattern Generation.
    Alizadeh, Bijan ; Sharafinejad, Seyyed Reza
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 38 (2019-02-01), Heft 2, S. 245-252
    Online academicJournal
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    Template-Based Parameterized Synthesis of Uniform Instruction-Level Abstractions for SoC Verification.
    Subramanyan, Pramod ; Huang, Bo-Yuan ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 37 (2018-08-01), Heft 8, S. 1692-1705
    Online academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    Predicting ${X}$ -Sensitivity of Circuit-Inputs on Test-Coverage: A Machine-Learning Approach.
    Pradhan, Manjari ; Bhattacharya, Bhaswar B. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 38 (2019-12-01), Heft 12, S. 2343-2356
    Online academicJournal
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  15. Detailansicht für Treffer 15 öffnen
    Translation Validation of Code Motion Transformations Involving Loops.
    Chouksey, Ramanuj ; Karfa, Chandan ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 38 (2019-07-01), Heft 7, S. 1378-1382
    Online academicJournal
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    Post-Silicon Gate-Level Error Localization With Effective and Combined Trace Signal Selection.
    Kumar, Binod ; Basu, Kanad ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 39 (2020), Heft 1, S. 248-261
    Online academicJournal
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  17. Detailansicht für Treffer 17 öffnen
    Effective Post-Silicon Validation of System-on-Chips Using Quick Error Detection.
    Lin, David ; Hong, Ted ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 33 (2014-10-01), Heft 10, S. 1573-1590
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    WiND: An Efficient Post-Silicon Debug Strategy for Network on Chip.
    Rout, Sidhartha Sankar ; Deb, Sujay ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 40 (2021-11-01), Heft 11, S. 2372-2385
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    Cluster Restoration-Based Trace Signal Selection for Post-Silicon Debug.
    Cheng, Yun ; Li, Huawei ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 38 (2019-04-01), Heft 4, S. 767-779
    Online academicJournal
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    On Signal Selection for Visibility Enhancement in Trace-Based Post-Silicon Validation.
    Liu, Xiao ; Xu, Qiang
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 31 (2012-08-01), Heft 8, S. 1263-1274
    Online academicJournal
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