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    Design and Multicorner Optimization of the Energy-Delay Product of CMOS Flip–Flops Under the Negative Bias Temperature Instability Effect
    Abrishami, H. ; Hatami, S. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 32 (2013-06-01), Heft 6, S. 869-881
    Online academicJournal
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    Charge-sharing alleviation and detection for CMOS domino circuits
    Chang, Shih-Chieh ; Cheng, Ching-Hwa ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 20 (2001-02-01), Heft 2, S. 266-280
    Online academicJournal
    Zugriff:
    Volltext
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    On-line detection of bridging and delay faults in functional blocks of CMOS self-checking circuits
    Metra, C. ; Favalli, M. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 16 (1997-07-01), Heft 7, S. 770-776
    Online academicJournal
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    Technology mapping onto very-high-speed standard CMOS hardware
    Larsson-Edefors, P.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 15 (1996-09-01), Heft 9, S. 1137-1144
    Online academicJournal
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    Estimation of power dissipation in CMOS combinational circuits using Boolean function manipulation
    Devadas, S. ; Keutzer, K. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 11 (1992-03-01), Heft 3, S. 373-383
    Online academicJournal
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    Efficient timing analysis for CMOS circuits considering data dependent delays
    Sun, Shang-Zhi ; Du, D.H.C. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 17 (1998-06-01), Heft 6, S. 546-552
    Online academicJournal
    Zugriff:
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    An exact solution to the transistor sizing problem for CMOS circuits using convex optimization
    Sapatnekar, S.S. ; Rao, V.B. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 12 (1993-11-01), Heft 11, S. 1621-1634
    Online academicJournal
    Zugriff:
    Volltext
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    Testing for multiple faults in domino-CMOS logic circuits
    Jha, N.K.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 7 (1988), Heft 1, S. 109-116
    Online academicJournal
    Zugriff:
    Volltext
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    Fully Dynamic Switch-Level Simulation of CMOS Circuits
    Sundblad, R. ; Svensson, C.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 6 (1987-03-01), Heft 2, S. 282-289
    Online academicJournal
    Zugriff:
    Volltext
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    FUNCODE: Effective Device-to-System Analysis of Field-Coupled Nanocomputing Circuit Designs
    Garlando, U. ; Riente, F. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 40 (2021-03-01), Heft 3, S. 467-478
    Online academicJournal
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  11. Detailansicht für Treffer 11 öffnen
    Soft-Error-Rate-Analysis (SERA) Methodology
    Zhang, M. ; Shanbhag, N.R.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 25 (2006-10-01), Heft 10, S. 2140-2155
    Online academicJournal
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    Volltext
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    Digital ground bounce reduction by supply current shaping and clock frequency Modulation
    Badaroglu, M. ; Wambacq, P. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 24 (2005), Heft 1, S. 65-76
    Online academicJournal
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    Domino logic synthesis based on implication graph
    Kim, Ki-Wook ; Kim, Taewhan ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 21 (2002-02-01), Heft 2, S. 232-240
    Online academicJournal
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    High-Speed Post-Layout Logic Simulation Using Quasi-Static Clock Event Evaluation
    Kim, M. J. ; Chung, E. Y. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 28 (2009-08-01), Heft 8, S. 1274-1278
    Online academicJournal
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    Extended Sequential Logic for Synchronous Circuit Optimization and Its Applications
    Meher, P. K.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 28 (2009-04-01), Heft 4, S. 469-477
    Online academicJournal
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  16. Detailansicht für Treffer 16 öffnen
    A methodology for optimal repeater insertion in pipelined interconnects
    Cocchini, P.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 22 (2003-12-01), Heft 12, S. 1613-1624
    Online academicJournal
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    Impact of spatial intrachip gate length variability on the performance of high-speed digital circuits
    Orshansky, M. ; Milor, L. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 21 (2002-05-01), Heft 5, S. 544-553
    Online academicJournal
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    Sleep Transistor Sizing for Leakage Power Minimization Considering Temporal Correlation
    Chiou, D. S. ; Chen, Y. T. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 29 (2010-08-01), Heft 8, S. 1285-1289
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    Robust Clock Tree Routing in the Presence of Process Variations
    Padmanabhan, U. ; Wang, J. M. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 27 (2008-08-01), Heft 8, S. 1385-1397
    Online academicJournal
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    Designing high-performance digital circuits using wave pipelining: algorithms and practical experiences
    Wong, D.C. ; De Micheli, G. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 12 (1993), Heft 1, S. 25-46
    Online academicJournal
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xs 0 - 576
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md 768 - 992
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