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    Aries: A Semiformal Technique for Fine-Grained Bug Localization in Hardware Designs
    Kumar, B. ; Vineesh, V.S. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 41 (2022-12-01), Heft 12, S. 5709-5721
    Online academicJournal
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    Hardware-Supported Patching of Security Bugs in Hardware IP Blocks
    Liu, W. ; Tan, B. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 42 (2023), Heft 1, S. 54-67
    Online academicJournal
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    Volltext
    Wie komme ich dran?
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    Searching for Bugs Using Probabilistic Suspect Implications
    Veira, N. ; Poulos, Z. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 39 (2020-12-01), Heft 12, S. 5267-5280
    Online academicJournal
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    Wie komme ich dran?
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    Bug Prediction of SystemC Models Using Machine Learning
    Efendioglu, M. ; Sen, A. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 38 (2019-03-01), Heft 3, S. 419-429
    Online academicJournal
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    Pre-Silicon Bug Forecast
    Guo, Q. ; Chen, T. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 33 (2014-03-01), Heft 3, S. 451-463
    Online academicJournal
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    Post-Silicon Bug Localization in Processors Using Instruction Footprint Recording and Analysis (IFRA)
    Park, S. B. ; Hong, T. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 28 (2009-10-01), Heft 10, S. 1545-1558
    Online academicJournal
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    Simulation-Based Bug Trace Minimization With BMC-Based Refinement
    Chang, K. H. ; Bertacco, V. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 26 (2007), Heft 1, S. 152-165
    Online academicJournal
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    Formal Guarantees for Localized Bug Fixes
    Mitra, S. ; Banerjee, A. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 32 (2013-08-01), Heft 8, S. 1274-1287
    Online academicJournal
    Zugriff:
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    Accelerate Safety Model Checking Based on Complementary Approximate Reachability
    Zhang, X. ; Xiao, S. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 42 (2023-09-01), Heft 9, S. 3105-3117
    Online academicJournal
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    Volltext
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  10. Detailansicht für Treffer 10 öffnen
    Formal Verification of Integer Multiplier Circuits Using Binary Decision Diagrams
    Kumar, J. ; Miyasaka, Y. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 42 (2023-04-01), Heft 4, S. 1365-1378
    Online academicJournal
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  11. Detailansicht für Treffer 11 öffnen
    Tardis: Coverage-Guided Embedded Operating System Fuzzing
    Shen, Y. ; Xu, Y. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 41 (2022-11-01), Heft 11, S. 4563-4574
    Online academicJournal
    Zugriff:
    Volltext
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  12. Detailansicht für Treffer 12 öffnen
    The CoveRT Approach for Coverage Management in Analog and Mixed-Signal Integrated Circuits
    Sanyal, S. ; Dasgupta, P. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 41 (2022-12-01), Heft 12, S. 5695-5708
    Online academicJournal
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  13. Detailansicht für Treffer 13 öffnen
    SeVNoC: Security Validation of System-on-Chip Designs With NoC Fabrics
    Meng, X. ; Raj, K. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 42 (2023-02-01), Heft 2, S. 672-682
    Online academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    Pragmatic Memory-System Support for Intermittent Computing Using Emerging Nonvolatile Memory
    Sliper, S.T. ; Wang, W. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 42 (2023), Heft 1, S. 95-108
    Online academicJournal
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  15. Detailansicht für Treffer 15 öffnen
    Toward Hardware-Based IP Vulnerability Detection and Post-Deployment Patching in Systems-on-Chip
    Tan, B. ; Elnaggar, R. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 40 (2021-06-01), Heft 6, S. 1158-1171
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  16. Detailansicht für Treffer 16 öffnen
    Specification-Guided Automated Debugging of CPS Models
    Singh, N.K. ; Saha, I.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 39 (2020-11-01), Heft 11, S. 4142-4153
    Online academicJournal
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  17. Detailansicht für Treffer 17 öffnen
    Enhanced Design Debugging With Assistance From Guidance-Based Model Checking
    Vineesh, V.S. ; Kumar, B. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 40 (2021-05-01), Heft 5, S. 985-998
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    RTL-ConTest: Concolic Testing on RTL for Detecting Security Vulnerabilities
    Meng, X. ; Kundu, S. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 41 (2022-03-01), Heft 3, S. 466-477
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    Hybrid Quick Error Detection: Validation and Debug of SoCs Through High-Level Synthesis
    Campbell, K. ; Lin, D. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 38 (2019-07-01), Heft 7, S. 1345-1358
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    WiND: An Efficient Post-Silicon Debug Strategy for Network on Chip
    Rout, S.S. ; Deb, S. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 40 (2021-11-01), Heft 11, S. 2372-2385
    Online academicJournal
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