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    Custom CMOS Ising Machine Based on Relaxed Burer-Monteiro-Zhang Heuristic
    Shukla, A. ; Erementchouk, M. ; et al.
    In: IEEE Transactions on Computers, Jg. 72 (2023-10-01), Heft 10, S. 2835-2846
    Online academicJournal
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    Volltext
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    CMOS VLSI implementation of a low-power logarithmic converter
    Abed, K.H. ; Siferd, R.E.
    In: IEEE Transactions on Computers, Jg. 52 (2003-11-01), Heft 11, S. 1421-1433
    Online academicJournal
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    Volltext
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    Sequential fault modeling and test pattern generation for CMOS iterative logic arrays
    Psarakis, M. ; Gizopoulos, D. ; et al.
    In: IEEE Transactions on Computers, Jg. 49 (2000-10-01), Heft 10, S. 1083-1099
    Online academicJournal
    Zugriff:
    Volltext
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    Logic testing of bridging faults in CMOS integrated circuits
    Chess, B. ; Larrabee, T.
    In: IEEE Transactions on Computers, Jg. 47 (1998-03-01), Heft 3, S. 338-345
    Online academicJournal
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    High-speed addition in CMOS
    Quach, N.T. ; Flynn, M.J.
    In: IEEE Transactions on Computers, Jg. 41 (1992-12-01), Heft 12, S. 1612-1615
    Online academicJournal
    Zugriff:
    Volltext
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    Innovative structures for CMOS combinational gates synthesis
    Buonanno, G. ; Sciuto, D. ; et al.
    In: IEEE Transactions on Computers, Jg. 43 (1994-04-01), Heft 4, S. 385-399
    Online academicJournal
    Zugriff:
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    Analysis of gate oxide shorts in CMOS circuits
    Hao, Hong ; McCluskey, E.J.
    In: IEEE Transactions on Computers, Jg. 42 (1993-12-01), Heft 12, S. 1510-1516
    Online academicJournal
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  8. Detailansicht für Treffer 8 öffnen
    Analysis and design of CMOS Manchester adders with variable carry-skip
    Chan, P.K. ; Schlag, M.D.F.
    In: IEEE Transactions on Computers, Jg. 39 (1990-08-01), Heft 8, S. 983-992
    Online academicJournal
    Zugriff:
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  9. Detailansicht für Treffer 9 öffnen
    Design of an Energy-Efficient CMOS-Compatible NoC Architecture with Millimeter-Wave Wireless Interconnects
    Deb, Sujay ; Chang, Kevin ; et al.
    In: IEEE Transactions on Computers, Jg. 62 (2013-12-01), Heft 12, S. 2382-2396
    Online academicJournal
    Zugriff:
    Volltext
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  10. Detailansicht für Treffer 10 öffnen
    Advancing CMOS-Type Ising Arithmetic Unit into the Domain of Real-World Applications
    Zhang, J. ; Chen, S. ; et al.
    In: IEEE Transactions on Computers, Jg. 67 (2018-05-01), Heft 5, S. 604-604
    Online academicJournal
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  11. Detailansicht für Treffer 11 öffnen
    Test Algorithms for ECC-Based Memory Repair in Ultimate CMOS and Post-CMOS
    Papavramidou, P. ; Nicolaidis, M.
    In: IEEE Transactions on Computers, Jg. 65 (2016-07-01), Heft 7, S. 2284-2284
    Online academicJournal
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  12. Detailansicht für Treffer 12 öffnen
    An Efficient Technique for Leakage Current Estimation in Nanoscaled CMOS Circuits Incorporating Self-Loading Effects
    Sanyal, Alodeep ; Rastogi, Ashesh ; et al.
    In: IEEE Transactions on Computers, Jg. 59 (2010-07-01), Heft 7, S. 922-932
    Online academicJournal
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  13. Detailansicht für Treffer 13 öffnen
    Opens and Delay Faults in CMOS RAM Address Decoders
    Hamdioui, S. ; Al-Ars, Z. ; et al.
    In: IEEE Transactions on Computers, Jg. 55 (2006-12-01), Heft 12, S. 1630-1639
    Online academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    Robust Soft Error Tolerant CMOS Latch Configurations
    Pudi N S, A.K. ; Baghini, M.S.
    In: IEEE Transactions on Computers, Jg. 65 (2016-09-01), Heft 9, S. 2820-2820
    Online academicJournal
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  15. Detailansicht für Treffer 15 öffnen
    cNV SRAM: CMOS Technology Compatible Non-Volatile SRAM Based Ultra-Low Leakage Energy Hybrid Memory System
    Wang, J. ; Wang, L. ; et al.
    In: IEEE Transactions on Computers, Jg. 65 (2016-04-01), Heft 4, S. 1055-1055
    Online academicJournal
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  16. Detailansicht für Treffer 16 öffnen
    A state assignment approach to asynchronous CMOS circuit design
    Kantabutra, V. ; Andreou, A.G.
    In: IEEE Transactions on Computers, Jg. 43 (1994-04-01), Heft 4, S. 460-469
    Online academicJournal
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  17. Detailansicht für Treffer 17 öffnen
    Multiple stuck-open fault detection in CMOS logic circuits
    Jha, N.K.
    In: IEEE Transactions on Computers, Jg. 37 (1988-04-01), Heft 4, S. 426-432
    Online academicJournal
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  18. Detailansicht für Treffer 18 öffnen
    Power-Efficient Heterogeneous Many-Core Design With NCFET Technology
    Salamin, S. ; Rapp, M. ; et al.
    In: IEEE Transactions on Computers, Jg. 70 (2021-09-01), Heft 9, S. 1484-1497
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  19. Detailansicht für Treffer 19 öffnen
    Optimal Layout of CMOS Functional Arrays
    Uehara, T. ; Vancleemput, W.M.
    In: IEEE Transactions on Computers, Jg. C-30 (1981-05-01), Heft 5, S. 305-312
    Online academicJournal
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  20. Detailansicht für Treffer 20 öffnen
    Testable Realizations for FET Stuck-Open Faults in CMOS Combinational Logic Circuits
    Reddy, S.M. ; Reddy, M.K.
    In: IEEE Transactions on Computers, Jg. C-35 (1986-08-01), Heft 8, S. 742-754
    Online academicJournal
    Zugriff:
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