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    Integration of Series-Connected On-Chip Solar Battery in a Triple-Well CMOS LSI
    Horiguchi, F.
    In: IEEE TRANSACTIONS ON ELECTRON DEVICES, Jg. 59 (2012), Heft 6, S. 1580-1584
    Online serialPeriodical
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    Ultrathin Barrier Formation Using Combination of Manganese Oxide Encapsulation and Self-Aligned Copper Silicon Nitride Barriers for Copper Wiring in Future LSI Interconnects
    Kudo, H. ; Haneda, M. ; et al.
    In: IEEE TRANSACTIONS ON ELECTRON DEVICES, Jg. 58 (2011), Heft 10, S. 3369-3378
    Online serialPeriodical
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    Programmable Single-Electron Transistor Logic for Future Low-Power Intelligent LSI: Proposal and Room-Temperature Operation
    Uchida, K. ; Koga, J. ; et al.
    In: IEEE TRANSACTIONS ON ELECTRON DEVICES, Jg. 50 (2003), Heft 7, S. 1623-1630
    Online serialPeriodical
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    Volltext
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    A Novel Semiconductor Capacitive Sensor for a Single-Chip Fingerprint Sensor/Identifier LSI
    Machida, K. ; Shigematsu, S. ; et al.
    In: IEEE TRANSACTIONS ON ELECTRON DEVICES, Jg. 48 (2001), Heft 10, S. 2273-2278
    Online serialPeriodical
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    An Asymmetrically Doped Buried-Layer (ADB) Structure for Low-Voltage Mixed Analog-Digital CMOS LSI's
    Miyamoto, M. ; Toyota, K. ; et al.
    In: IEEE TRANSACTIONS ON ELECTRON DEVICES, Jg. 46 (1999), Heft 8, S. 1699-1704
    Online serialPeriodical
    Zugriff:
    Volltext
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    Double-Island Single-Electron Devices - A Useful Unit Device for Single-Electron Logic LSI's
    Fujiwara, Y. ; Takahashi, Y. ; et al.
    In: IEEE TRANSACTIONS ON ELECTRON DEVICES, Jg. 46 (1999), Heft 5, S. 954-959
    Online serialPeriodical
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  7. Detailansicht für Treffer 7 öffnen
    Design methodology of body-biasing scheme for low power system LSI with multi-[V.sub.th] transistors
    Yasuda, Yuri ; Akiyama, Yutaka ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 54 (2007-11-01), Heft 11, S. 2946-2952
    Online academicJournal
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    Use of gas as low-k interlayer dielectric in LSI's: demonstration of feasibility
    Anand, M.B. ; Yamada, Masaki ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 44 (1997-11-01), Heft 11, S. 1965-1971
    Online academicJournal
    Zugriff:
    Volltext
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    A novel on-chip electrostatic discharge (ESD) protection with common discharge line for high-speed CMOS LSI's
    Narita, Kaoru ; Horiguchi, Yoko ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 44 (1997-07-01), Heft 7, S. 1124-1130
    Online academicJournal
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  10. Detailansicht für Treffer 10 öffnen
    A very small bipolar transistor technology with sidewall polycide base electrode for ECL-CMOS LSI's
    Shiba, Takeo ; Tamaki, Yoichi ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 43 (1996-09-01), Heft 9, S. 1357-1363
    Online academicJournal
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  11. Detailansicht für Treffer 11 öffnen
    Self-aligned complementary bipolar technology for low-power dissipation and ultra-high-speed LSI's
    Onai, Takahiro ; Ohue, Eiji ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 42 (1995-03-01), Heft 3, S. 413-418
    Online academicJournal
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  12. Detailansicht für Treffer 12 öffnen
    A practical high-latchup immunity design methodology for internal circuits in the standard cell-based CMOS/BiCMOS LSI's
    Aoki, Takahiro
    In: IEEE Transactions on Electron Devices, Jg. 40 (1993-08-01), Heft 8, S. 1432-1436
    Online academicJournal
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  13. Detailansicht für Treffer 13 öffnen
    SEPIA: a new isolation structure for soft-error-immune LSI's
    Onai, Takahiro ; Nakamura, Tohru ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 40 (1993-02-01), Heft 2, S. 402-406
    Online academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    Advanced process device technology for 0.3-micrometer high-performance bipolar LSI's
    Tamaki, Yoichi ; Shiba, Takeo ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 39 (1992-06-01), Heft 6, S. 1387-1391
    Online academicJournal
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  15. Detailansicht für Treffer 15 öffnen
    A high-speed and highly uniform submicrometer-gate BPLDD GaAs MESFET for GaAs LSI's
    Noda, Minoru ; Hosogi, Kenji ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 39 (1992-04-01), Heft 4, S. 757-766
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    Design Methodology of Body-Biasing Scheme for Low Power System LSI With Multi-V<subscript>th</subscript> Transistors.
    Yasuda, Yuri ; Akiyama, Yutaka ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 54 (2007-11-01), Heft 11, S. 2946-2952
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