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    Localized Growth of Carbon Nanotubes on CMOS Substrate at Room Temperature Using Maskless Post-CMOS Processing
    YING, ZHOU ; JOHNSON, Jason Lee ; et al.
    In: IEEE transactions on nanotechnology, Jg. 11 (2012), Heft 1, S. 16-20
    Online academicJournal
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    Dieser Titel kann aus lizenzrechtlichen Gründen nur im Campusnetz oder nach Anmeldung angezeigt werden!
    academicJournal
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    Direct Integration of Carbon Nanotubes in CMOS, Towards an Industrially Feasible Process: A Review
    Roy, Avisek ; Bao Quoc Ta ; et al.
    In: IEEE Transactions on Nanotechnology, Jg. 19 (2020), S. 113-122
    Online unknown
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    Run-Time Data-Dependent Defect Tolerance for Hybrid CMOS/Nanodevice Digital Memories
    FEI, SUN ; LU, FENG ; et al.
    In: IEEE transactions on nanotechnology, Jg. 7 (2008), Heft 2, S. 217-222
    Online academicJournal
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    Carbon Nanotube CMOS Analog Circuitry
    Lau, Christian ; Ho, Rebecca ; et al.
    In: IEEE Transactions on Nanotechnology, Jg. 18 (2019), S. 845-848
    Online unknown
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    Variable Interface Dipoles of Metallated Porphyrin Self-Assembled Monolayers for Metal-Gate Work Function Tuning in Advanced CMOS Technologies
    KHADERBAD, Mrunal A ; ROY, Urmimala ; et al.
    In: IEEE transactions on nanotechnology, Jg. 9 (2010), Heft 3, S. 335-337
    Online academicJournal
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    A Highly Parallel and Energy Efficient Three-Dimensional Multilayer CMOS-RRAM Accelerator for Tensorized Neural Network
    Ni, Leibin ; Wang, Yuangang ; et al.
    In: IEEE Transactions on Nanotechnology, Jg. 17 (2018-07-01), S. 645-656
    Online unknown
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    Skybridge-3D-CMOS: A Fine-Grained 3D CMOS Integrated Circuit Technology
    Rahman, Mostafizur ; Shi, Jiajun ; et al.
    In: IEEE Transactions on Nanotechnology, Jg. 16 (2017-07-01), S. 639-652
    Online unknown
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    A New Device-Parameter-Oriented DC Power Model for Symmetric Operation of Junctionless Double-Gate mosfet Working on Low-Power CMOS Subthreshold Logic Gates
    Gao, Hong-Wun ; Chiang, Te-Kuang ; et al.
    In: IEEE Transactions on Nanotechnology, Jg. 17 (2018-05-01), S. 424-431
    Online unknown
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    Variability-Aware Analysis of Hybrid MTJ/CMOS Circuits by a Micromagnetic-Based Simulation Framework
    Finocchio, Giovanni ; Carpentieri, Mario ; et al.
    In: IEEE Transactions on Nanotechnology, Jg. 16 (2017-03-01), S. 160-168
    Online unknown
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    On the Design and Analysis of Reliable RRAM-CMOS Hybrid Circuits
    Garcia-Redondo, Fernando ; Lopez-Vallejo, Marisa
    In: IEEE Transactions on Nanotechnology, Jg. 16 (2017-05-01), S. 514-522
    Online unknown
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    Nanostructural Analysis of CMOS-MEMS-Based Digital Microphone for Performance Optimization
    Mansoor Ali Khan ; Zheng, Rongkun
    In: IEEE Transactions on Nanotechnology, Jg. 15 (2016-11-01), S. 849-855
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    On-Chip Sparse Learning Acceleration With CMOS and Resistive Synaptic Devices
    Cao, Yu ; Kim, Minkyu ; et al.
    In: IEEE Transactions on Nanotechnology, Jg. 14 (2015-11-01), S. 969-979
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    Heterogeneous NEMS-CMOS DCM Buck Regulator for Improved Area and Enhanced Power Efficiency
    Manohar, Sujan K. ; Venkatasubramanian, Ramakrishnan ; et al.
    In: IEEE Transactions on Nanotechnology, Jg. 14 (2015), S. 140-151
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    Investigation on High-Performance CMOS With p-Ge and n-InGaAs MOSFETs for Logic Applications
    Tewari, Suchismita ; Mallik, Abhijit ; et al.
    In: IEEE Transactions on Nanotechnology, Jg. 14 (2015-03-01), S. 275-281
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    academicJournal
  17. Detailansicht für Treffer 17 öffnen
    Novel Design Methodology Using <formula formulatype='inline'><tex Notation='TeX'>$L_{\bf EXT}$</tex></formula> Sizing in Nanowire CMOS Logic
    Dasgupta, Sudeb ; Singh, Navab ; et al.
    In: IEEE Transactions on Nanotechnology, Jg. 13 (2014-07-01), S. 650-658
    Online unknown
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    academicJournal
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    Charge-Resistance Approach to Benchmarking Performance of Beyond-CMOS Information Processing Devices
    Behin-Aein, Behtash ; Sarkar, Angik ; et al.
    In: IEEE Transactions on Nanotechnology, Jg. 13 (2014), S. 143-150
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    academicJournal
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