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    A New Device-Parameter-Oriented DC Power Model for Symmetric Operation of Junctionless Double-Gate mosfet Working on Low-Power CMOS Subthreshold Logic Gates
    Gao, Hong-Wun ; Chiang, Te-Kuang ; et al.
    In: IEEE Transactions on Nanotechnology, Jg. 17 (2018-05-01), S. 424-431
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    Heterogeneous NEMS-CMOS DCM Buck Regulator for Improved Area and Enhanced Power Efficiency
    Manohar, Sujan K. ; Venkatasubramanian, Ramakrishnan ; et al.
    In: IEEE Transactions on Nanotechnology, Jg. 14 (2015), S. 140-151
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    Investigation on High-Performance CMOS With p-Ge and n-InGaAs MOSFETs for Logic Applications
    Tewari, Suchismita ; Mallik, Abhijit ; et al.
    In: IEEE Transactions on Nanotechnology, Jg. 14 (2015-03-01), S. 275-281
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    Novel Design Methodology Using <formula formulatype='inline'><tex Notation='TeX'>$L_{\bf EXT}$</tex></formula> Sizing in Nanowire CMOS Logic
    Dasgupta, Sudeb ; Singh, Navab ; et al.
    In: IEEE Transactions on Nanotechnology, Jg. 13 (2014-07-01), S. 650-658
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    Tuning Source/Drain Extension Profile for Current Matching in Nanowire CMOS Logic
    Dasgupta, Sudeb ; Anand, Bulusu ; et al.
    In: IEEE Transactions on Nanotechnology, Jg. 11 (2012-09-01), S. 1033-1039
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    The Design of Dual Work Function CMOS Transistors and Circuits Using Silicon Nanowire Technology
    Hamedi-Hagh, Sotoudeh ; Yuan, Pearl ; et al.
    In: IEEE Transactions On Nanotechnology, Jg. 6 (2007-05-01), S. 291-302
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    CMOS/nano Co-design for crossbar-based molecular electronic systems
    Ziegler, Matthew M. ; Stan, Mircea R.
    In: IEEE Transactions On Nanotechnology, Jg. 2 (2003-12-01), S. 217-230
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    An Efficient Ultra-Low-Power and Superior Performance Design of Ternary Half Adder Using CNFET and Gate-Overlap TFET Devices
    Vidhyadharan, Sanjay ; Surya Shankar Dan
    In: IEEE Transactions on Nanotechnology, Jg. 20 (2021), S. 365-376
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    Approaching the Design of Energy Recovery Logic Circuits Using TFETs
    Núñez, Juan ; Avedillo, Maria J.
    In: IEEE Transactions on Nanotechnology, Jg. 19 (2020), S. 500-507
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    Atomic Silicon Quantum Dot: A New Designing Paradigm of an Atomic Logic Circuit
    Ahmadpour, Seyed-Sajad ; Ali Newaz Bahar ; et al.
    In: IEEE Transactions on Nanotechnology, Jg. 19 (2020), S. 807-810
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    Non-Boolean Associative Processing Using FDSOI MOSFET-Based Inverter
    Chauhan, Sarvesh S. ; Yogesh Singh Chauhan ; et al.
    In: IEEE Transactions on Nanotechnology, Jg. 17 (2018-11-01), S. 1235-1243
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    Robust Serial Nanocommunication With QCA
    Sardinha, Luiz H. B. ; Omar P. Vilela Neto ; et al.
    In: IEEE Transactions on Nanotechnology, Jg. 14 (2015-05-01), S. 464-472
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    A First Step Toward Cost Functions for Quantum-Dot Cellular Automata Designs
    Swartzlander, Earl E. ; Liu, Weiqiang ; et al.
    In: IEEE Transactions on Nanotechnology, Jg. 13 (2014-05-01), S. 476-487
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    Multiplexing Sense-Amplifier-Based Magnetic Flip-Flop in a 28-nm FDSOI Technology
    Lirida Alves de Barros Naviner ; Zhao, Weisheng ; et al.
    In: IEEE Transactions on Nanotechnology, Jg. 14 (2015-07-01), S. 761-767
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    Work Function Engineering With Linearly Graded Binary Metal Alloy Gate Electrode for Short-Channel SOI MOSFET
    N. Basanta Singh ; Subir Kumar Sarkar ; et al.
    In: IEEE Transactions on Nanotechnology, Jg. 11 (2012-05-01), S. 472-478
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    Graphene Nanoribbon FETs: Technology Exploration for Performance and Reliability
    Choudhury, Mihir ; Mohanram, Kartik ; et al.
    In: IEEE Transactions on Nanotechnology, Jg. 10 (2011-07-01), S. 727-736
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    Efficient CMOL Gate Designs for Cryptography Applications
    Barua, Mrinmoy ; Abid, Z. ; et al.
    In: IEEE Transactions on Nanotechnology, Jg. 8 (2009-05-01), S. 315-321
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    Realization of Multiple Valued Logic and Memory by Hybrid SETMOS Architecture
    Mahapatra, Santanu ; Ionescu, Adrian M.
    In: IEEE Transactions On Nanotechnology, Jg. 4 (2005-11-01), S. 705-714
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    Fault Models for Logic Circuits in the Multigate Era
    Bhoj, Ajay N. ; Simsir, Muzaffer O. ; et al.
    In: IEEE Transactions on Nanotechnology, Jg. 11 (2012), S. 182-193
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    Analytical Models for the Performance of von Neumann Multiplexing
    Roelke, George R. ; Baldwin, R. ; et al.
    In: IEEE Transactions On Nanotechnology, Jg. 6 (2007), S. 75-89
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