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    Parallel programmable asynchronous neighborhood mechanism for Kohonen SOM implemented in CMOS technology.
    Długosz, R ; Kolasa, M ; et al.
    In: IEEE transactions on neural networks, Jg. 22 (2011-12-01), Heft 12, S. 2091-104
    Online academicJournal
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    Realization of the conscience mechanism in CMOS implementation of winner-takes-all self-organizing neural networks.
    Dlugosz, R ; Talaska, T ; et al.
    In: IEEE transactions on neural networks, Jg. 21 (2010-06-01), Heft 6, S. 961-71
    Online academicJournal
    Zugriff:
    Volltext
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    Real-time reconfigurable subthreshold CMOS perceptron.
    Aunet, S ; Oelmann, B ; et al.
    In: IEEE transactions on neural networks, Jg. 19 (2008-04-01), Heft 4, S. 645-57
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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    A CMOS image sensor with programmable pixel-level analog processing.
    Massari, N ; Gottardi, M ; et al.
    In: IEEE transactions on neural networks, Jg. 16 (2005-11-01), Heft 6, S. 1673-84
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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    Real-time reconfigurable linear threshold elements implemented in floating-gate CMOS.
    Aunet, S ; Berg, Y ; et al.
    In: IEEE transactions on neural networks, Jg. 14 (2003), Heft 5, S. 1244-56
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  6. Detailansicht für Treffer 6 öffnen
    Erratum to "real-time reconfigurable linear threshold elements implemented in floating-gate CMOS".
    Aunet, S ; Berg, Y ; et al.
    In: IEEE transactions on neural networks, Jg. 14 (2003), Heft 6, S. 1582
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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    An analog CMOS central pattern generator for interlimb coordination in quadruped locomotion.
    Nakada, K ; Asai, T ; et al.
    In: IEEE transactions on neural networks, Jg. 14 (2003), Heft 5, S. 1356-65
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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    0.8 /spl mu/m CMOS implementation of weighted-order statistic image filter based on cellular neural network architecture.
    Kowalski, J
    In: IEEE transactions on neural networks, Jg. 14 (2003), Heft 5, S. 1366-74
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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    A CMOS feedforward neural-network chip with on-chip parallel learning for oscillation cancellation.
    Liu, J ; Brooke, MA ; et al.
    In: IEEE transactions on neural networks, Jg. 13 (2002), Heft 5, S. 1178-86
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  10. Detailansicht für Treffer 10 öffnen
    A CMOS binary pattern classifier based on Parzen's method.
    Coultrip, R
    In: IEEE transactions on neural networks, Jg. 9 (1998), Heft 1, S. 2-10
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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    CMOS current-mode neural associative memory design with on-chip learning.
    Wu, CY ; Lan, JF
    In: IEEE transactions on neural networks, Jg. 7 (1996), Heft 1, S. 167-81
    Online academicJournal
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  12. Detailansicht für Treffer 12 öffnen
    A CMOS analog adaptive BAM with on-chip learning and weight refreshing.
    Linares-Barranco, B ; Sanchez-Sinencio, E ; et al.
    In: IEEE transactions on neural networks, Jg. 4 (1993), Heft 3, S. 445-55
    Online academicJournal
    Zugriff:
    Volltext
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  13. Detailansicht für Treffer 13 öffnen
    An analog CMOS chip set for neural networks with arbitrary topologies.
    Lansner, JA ; Lehmann, T
    In: IEEE transactions on neural networks, Jg. 4 (1993), Heft 3, S. 441-4
    Online academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    A modular CMOS design of a Hamming network.
    Robinson, ME ; Yoneda, H ; et al.
    In: IEEE transactions on neural networks, Jg. 3 (1992), Heft 3, S. 444-56
    Online academicJournal
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  15. Detailansicht für Treffer 15 öffnen
    Analog CMOS implementation of a multilayer perceptron with nonlinear synapses.
    Lont, JB ; Guggenbuhl, W
    In: IEEE transactions on neural networks, Jg. 3 (1992), Heft 3, S. 457-65
    Online academicJournal
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    Volltext
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  16. Detailansicht für Treffer 16 öffnen
    Comparison of floating gate neural network memory cells in standard VLSI CMOS technology.
    Durfee, DA ; Shoucair, FS
    In: IEEE transactions on neural networks, Jg. 3 (1992), Heft 3, S. 347-53
    Online academicJournal
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  17. Detailansicht für Treffer 17 öffnen
    A real-time experiment using a 50-neuron CMOS analog silicon chip with on-chip digital learning.
    Salam, FA ; Wang, Y
    In: IEEE transactions on neural networks, Jg. 2 (1991), Heft 4, S. 461-4
    Online academicJournal
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  18. Detailansicht für Treffer 18 öffnen
    Silicon modeling of the Mihalaş-Niebur neuron.
    Folowosele, F ; Hamilton, TJ ; et al.
    In: IEEE transactions on neural networks, Jg. 22 (2011-12-01), Heft 12, S. 1915-27
    Online academicJournal
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    Volltext
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  19. Detailansicht für Treffer 19 öffnen
    Implementation study of an analog spiking neural network for assisting cardiac delay prediction in a cardiac resynchronization therapy device.
    Sun, Q ; Schwartz, F ; et al.
    In: IEEE transactions on neural networks, Jg. 22 (2011-06-01), Heft 6, S. 858-69
    Online academicJournal
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  20. Detailansicht für Treffer 20 öffnen
    Comparison between analog and digital neural network implementations for range-finding applications.
    Gatet, L ; Tap-Béteille, H ; et al.
    In: IEEE transactions on neural networks, Jg. 20 (2009-03-01), Heft 3, S. 460-70
    Online academicJournal
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    Volltext
    Wie komme ich dran?
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