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    Low-K/Cu CMOS-based SoC technology with 115-GHz [f.sub.T], 100-GHz [f.sub.max], low noise 80-nm RF CMOS, high-Q MiM capacitor, and spiral Cu inductor
    Guo, Jyh-Chyurn
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 19 (2006-08-01), Heft 3, S. 331-338
    Online academicJournal
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    Shallow trench isolation for the 45-nm CMOS node and geometry dependence of STI stress on CMOS device performance
    Tilke, Armin T. ; Stapelmann, Chris ; et al.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 20 (2007-05-01), Heft 2, S. 59-67
    Online academicJournal
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    Analysis on the dependence of layout parameters on ESD robustness of CMOS devices for manufacturing in deep-submicron CMOS process
    Chen, Tung-Yang ; Ker, Ming-Dou
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 16 (2003-08-01), Heft 3, S. 486-500
    Online academicJournal
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    Characterization of STI edge effects on CMOS variability
    Wils, Nicole ; Tuinhout, Hans P. ; et al.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 22 (2009-02-01), Heft 1, S. 59-65
    Online academicJournal
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    Process variation-aware timing optimization for dynamic and mixed-static-dynamic CMOS logic
    Yelamarthi, Kumar ; Chen, Chien-In Henry
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 22 (2009-02-01), Heft 1, S. 31-39
    Online academicJournal
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    A temperature sensor with an inaccuracy of -1/+0.8[degrees]C using 90-nm 1-V CMOS for online thermal monitoring of VLSI circuits
    Sasaki, Masahiro ; Ikeda, Makoto ; et al.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 21 (2008-05-01), Heft 2, S. 201-208
    Online academicJournal
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    Test structures for the characterization of MEMS and CMOS integration technology
    Lin, Huamao ; Walton, Anthony J. ; et al.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 21 (2008-05-01), Heft 2, S. 140-147
    Online academicJournal
    Zugriff:
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    Halo and LDD engineering for multiple [V.sub.TH] high performance analog CMOS devices
    Guo, Jyh-Chyurn
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 20 (2007-08-01), Heft 3, S. 313-322
    Online academicJournal
    Zugriff:
    Volltext
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    A test structure for contact and via failure analysis in deep-submicrometer CMOS technologies
    Cabrini, Alessandro ; Cantarelli, Daniele ; et al.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 19 (2006-02-01), Heft 1, S. 57-66
    Online academicJournal
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    Ring oscillators for CMOS process tuning and variability control
    Bhushan, Manjul ; Gattiker, Anne ; et al.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 19 (2006-02-01), Heft 1, S. 10-18
    Online academicJournal
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    Rigorous extraction of process variations for 65-nm CMOS design
    Zhao, Wei ; Liu, Frank ; et al.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 22 (2009-02-01), Heft 1, S. 196-203
    Online academicJournal
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    ESD implantations for on-chip ESD protection with layout consideration in 0.18-[micro]m salicided CMOS technology
    Ker, Ming-Dou ; Chuang, Che-Hao ; et al.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 18 (2005-05-01), Heft 2, S. 328-337
    Online academicJournal
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    SCR device fabricated with dummy-gate structure to improve turn-on speed for effective ESD protection in CMOS technology
    Ker, Ming-Dou ; Hsu, Kuo-Chun
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 18 (2005-05-01), Heft 2, S. 320-327
    Online academicJournal
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    Enhancement of CMOS performance by process-induced stress
    Luo, Yuhao ; Nayak, Deepak K.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 18 (2005-02-01), Heft 1, S. 63-68
    Online academicJournal
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    Effect of UV/VUV enhanced RTP on process variation and device performance of metal gate/high-[kappa] gate stacks for the sub-90-nm CMOS regime
    Damjanovic, Daniel ; Bolla, Harish Kumar ; et al.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 18 (2005-02-01), Heft 1, S. 55-62
    Online academicJournal
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    New test structure to monitor contact-to-poly leakage in sub-90 nm CMOS technologies
    King, Ming-Chu ; Chin, Albert
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 21 (2008-05-01), Heft 2, S. 244-247
    Online academicJournal
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    Methodology on extracting compact layout rules for latchup prevention in deep-submicron bulk CMOS technology
    Ker, Ming-Dou ; Lo, Wen-Yu
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 16 (2003-05-01), Heft 2, S. 319-334
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    Obtaining silicide free spacers by optimizing sputter etch for deep submicron CMOS processes
    Kamal, Abu H.M. ; Argenti, Nicholas S. ; et al.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 15 (2002-08-01), Heft 3, S. 350-354
    Online academicJournal
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    Impact of gate induced drain leakage on overall leakage of submicrometer CMOS VLSI circuits
    Semenov, Oleg ; Pradzynski, Andrzej ; et al.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 15 (2002-02-01), Heft 1, S. 9-18
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    Characterization for high-performance CMOS using in-wafer advanced Kelvin-contact device structure
    Kuroda, Rihito ; Teramoto, Akinobu ; et al.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 22 (2009-02-01), Heft 1, S. 126-133
    Online academicJournal
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