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    SCR device fabricated with dummy-gate structure to improve turn-on speed for effective ESD protection in CMOS technology
    Ker, Ming-Dou ; Hsu, Kuo-Chun
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 18 (2005-05-01), Heft 2, S. 320-327
    Online academicJournal
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    Effect of UV/VUV enhanced RTP on process variation and device performance of metal gate/high-/spl kappa/ gate stacks for the sub-90-nm CMOS regime
    Damjanovic, D. ; Bolla, H.K. ; et al.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 18 (2005-02-01), Heft 1, S. 55-62
    Online academicJournal
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    Volltext
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    Obtaining silicide free spacers by optimizing sputter etch for deep submicron CMOS processes
    Kamal, A.H.M. ; Argenti, N.S. ; et al.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 15 (2002-08-01), Heft 3, S. 350-354
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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    Impact of unrealistic worst case modeling on the performance of VLSI circuits in deep submicron CMOS technologies
    Nardi, A. ; Neviani, A. ; et al.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 12 (1999-11-01), Heft 4, S. 396-402
    Online academicJournal
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    Test structures to measure the Seebeck coefficient of CMOS IC polysilicon
    Von Arx, M. ; Paul, O. ; et al.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 10 (1997-05-01), Heft 2, S. 201-208
    Online academicJournal
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    Simple and quick turnaround time fabrication process for deep submicrometer CMOS generation
    Koike, H. ; Matsuoka, F. ; et al.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 9 (1996-11-01), Heft 4, S. 489-494
    Online academicJournal
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    Characterization of parasitic transistors to evaluate CMOS process uniformity
    Wilson, D. ; Walton, A.J. ; et al.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 4 (1991-08-01), Heft 3, S. 241-249
    Online academicJournal
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    Test chip based approach to automated diagnosis of CMOS yield problems
    Lukaszek, W. ; Grambow, K.G. ; et al.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 3 (1990-02-01), Heft 1, S. 18-27
    Online academicJournal
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    A standardized method for CMOS unit process development
    Weber, C.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 5 (1992-05-01), Heft 2, S. 94-100
    Online academicJournal
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    Volltext
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    Manufacturing issues related to RTP induced overlay errors in a global alignment stepper technology
    Buller, J.F. ; Farahani, M.M. ; et al.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 9 (1996-02-01), Heft 1, S. 108-114
    Online academicJournal
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    Using simulators to model transmitted variability in IC manufacturing
    Sharifzadeh, S. ; Koehler, J.R. ; et al.
    In: IEEE Transactions on Semiconductor Manufacturing, Jg. 2 (1989-08-01), Heft 3, S. 82-93
    Online academicJournal
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