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    A Time-Efficient CMOS-Memristive Programmable Circuit Realizing Logic Functions in Generalized AND–XOR Structures.
    Aljafar, Muayad J. ; Perkowski, Marek A. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 26 (2018), Heft 1, S. 23-36
    Online academicJournal
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    Skewed CMOS: Noise-tolerant high-performance low-power static circuit family
    SOLOMATNIKOV, Alexandre ; SOMASEKHAR, Dinesh ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 10 (2002), Heft 4, S. 469-476
    Online academicJournal
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    A 12–14.5-GHz 10.2-mW −249-dB FoM Fractional- N Subsampling PLL With a High-Linearity Phase Interpolator in 40-nm CMOS.
    Chen, Yan-Ting ; Peng, Pen-Jui ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 30 (2022-05-01), Heft 5, S. 634-643
    Online academicJournal
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    A 2.56-GS/s 12-bit 8x-Interleaved ADC With 156.6-dB FoM S in 65-nm CMOS.
    Fang, Liang ; Wen, Xianshan ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 30 (2022-02-01), Heft 2, S. 123-133
    Online academicJournal
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    A Spurious and Oscillator Pulling Free CMOS Quadrature LO-Generator for Cellular NB-IoT.
    Choi, Jaewon ; Kim, Nam-Seog
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 29 (2021-12-01), Heft 12, S. 2098-2109
    Online academicJournal
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    A Robust Energy/Area-Efficient Forwarded-Clock Receiver With All-Digital Clock and Data Recovery in 28-nm CMOS for High-Density Interconnects.
    Chen, Shuai ; Li, Hao ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-02-01), Heft 2, S. 578-586
    Online academicJournal
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    A 32-Gb/s Dual-Mode Transceiver With One-Tap FIR and Two-Tap IIR RX Only Equalization in 65-nm CMOS Technology.
    Song, Junyoung ; Hwang, Sewook ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 29 (2021-08-01), Heft 8, S. 1567-1574
    Online academicJournal
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    Design and Implementation of a CMOS 4-Bit 12-GS/s Data Acquisition System-On-Chip.
    Javid, Behrooz ; Heydari, Payam
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 22 (2014-10-01), Heft 10, S. 2164-2175
    Online academicJournal
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    An 8 bit 0.3–0.8 V 0.2–40 MS/s 2-bit/Step SAR ADC With Successively Activated Threshold Configuring Comparators in 40 nm CMOS.
    Yoshioka, Kentaro ; Shikata, Akira ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 23 (2015-02-01), Heft 2, S. 356-368
    Online academicJournal
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    Half-Rate Clock-Embedded Source Synchronous Transceivers in 130-nm CMOS.
    Lee, Kyongsu ; Sim, Jae-Yoon
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 22 (2014-10-01), Heft 10, S. 2093-2102
    Online academicJournal
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    Design of Low-Voltage High-Speed CML D-Latches in Nanometer CMOS Technologies.
    Scotti, Giuseppe ; Bellizia, Davide ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 25 (2017-12-01), Heft 12, S. 3509-3520
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    An 11-bit 100-MS/s Subranged-SAR ADC in 65-nm CMOS.
    Chung, Yung-Hui ; Yen, Chia-Wei
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 25 (2017-12-01), Heft 12, S. 3434-3443
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    A 10-Gb/s Eye-Opening Monitor Circuit for Receiver Equalizer Adaptations in 65-nm CMOS.
    Lin, Yu-Chuan ; Tsao, Hen-Wai
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 28 (2020), Heft 1, S. 23-34
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    A Multi-Gb/s Frame-Interleaved LDPC Decoder With Path-Unrolled Message Passing in 28-nm CMOS.
    Milicevic, Mario ; Gulak, P. Glenn
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 26 (2018-10-01), Heft 10, S. 1908-1921
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    5-bit 5-GS/s Noninterleaved Time-Based ADC in 65-nm CMOS for Radio-Astronomy Applications.
    Xu, Yongsheng ; Wu, Ge ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-12-01), Heft 12, S. 3513-3525
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    A 0.1–3.5-GHz Duty-Cycle Measurement and Correction Technique in 130-nm CMOS.
    Raja, Immanuel ; Banerjee, Gaurab ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-05-01), Heft 5, S. 1975-1983
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    A 350-MS/s Continuous-Time Delta–Sigma Modulator With a Digitally Assisted Binary-DAC and a 5-Bits Two-Step-ADC Quantizer in 130-nm CMOS.
    Taherzadeh-Sani, Mohammad ; Nabki, Frederic
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 23 (2015-09-01), Heft 9, S. 1914-1919
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