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    10-Gb/s Distributed Amplifier-Based VCSEL Driver IC With ESD Protection in 130-nm CMOS
    Gui, Ping ; Liu, Tianwei ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-07-01), S. 2502-2510
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    Design of Silicon Photonic Interconnect ICs in 65-nm CMOS Technology
    Bae, Woorham ; Chi, Hankyu ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-06-01), S. 2234-2243
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    An STM-16 Frame Termination VLSI With 2.5-Gb/s/Pin Input/Output Buffers: High-Speed and Low-Power Multi- <tex-math notation='LaTeX'>$\mathrm{V}_{\rm DD}$ </tex-math> CMOS/SIMOX Techniques
    Nishisaka, Mika ; Sato, Yasuhiro ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 23 (2015-06-01), S. 1089-1102
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    A 28-nm CMOS 1 V 3.5 GS/s 6-bit DAC with signal-independent delta-I noise DfT scheme
    Quinn, Patrick J. ; Radulov, Georgi ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 23 (2015), Heft 1, S. 44-53
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    14 GSps Four-Bit Noninterleaved Data Converter Pair in 90 nm CMOS With Built-In Eye Diagram Testability
    Hong, Hao-Chiao ; Fang, Wei-Chieh ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 22 (2014-06-01), S. 1238-1247
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    Time-Domain CMOS Temperature Sensors With Dual Delay-Locked Loops for Microprocessor Thermal Monitoring
    Crain, Ethan ; Ham, Donhee ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 20 (2012-09-01), S. 1590-1601
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    Body-Bias-Driven Design Strategy for Area- and Performance-Efficient CMOS Circuits
    J.P. de Gyvez ; Meijer, Maurice ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 20 (2012), S. 42-51
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    CS-CMOS: A Low-Noise Logic Family for Mixed Signal SoCs
    Banerjee, B. ; Viswanathan, T. R. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 19 (2011-12-01), S. 2141-2148
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    Transmission Gates Combined With Level-Restoring CMOS Gates Reduce Glitches in Low-Power Low-Frequency Multipliers
    Felber, Norbert ; Fichtner, Wolfgang ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 16 (2008-07-01), S. 830-836
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    Post-Manufacture Tuning for Nano-CMOS Yield Recovery Using Reconfigurable Logic
    Ashouei, M. ; Chatterjee, Abhijit ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 18 (2010-04-01), S. 675-679
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    PMOS-Only Sleep Switch Dual-Threshold Voltage Domino Logic in Sub-65-nm CMOS Technologies
    Liu, Zhiyu ; Kursun, Volkan
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 15 (2007-12-01), S. 1311-1319
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    On circuit techniques to improve noise immunity of CMOS dynamic logic
    Mazumder, Pinaki ; Ding, Li
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 12 (2004-09-01), S. 910-925
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    LECTOR: a technique for leakage reduction in CMOS circuits
    Hanchate, N. ; Ranganathan, Nagarajan
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 12 (2004-02-01), S. 196-205
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    Leakage current reduction in CMOS VLSI circuits by input vector control
    Pedram, Massoud ; Abdollahi, Afshin ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 12 (2004-02-01), S. 140-154
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    Design of a 1.7-GHz low-power delay-fault-testable 32-b ALU in 180-nm CMOS technology
    Chatterjee, B. ; Sachdev, Manoj
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 13 (2005-11-01), S. 1296-1304
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    Design of ultrahigh-speed low-voltage CMOS CML buffers and latches
    Heydari, Payam ; Mohanavelu, R.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 12 (2004-10-01), S. 1081-1093
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    Technology mapping for high-performance static CMOS and pass transistor logic designs
    Sapatnekar, Sachin S. ; Jiang, Yanbin ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 9 (2001-10-01), S. 577-589
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    Analysis and optimization of nanometer CMOS circuits for soft-error tolerance
    Chatterjee, Abhijit ; Singh, Adit D. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 14 (2006-05-01), S. 514-524
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    Clocked CMOS adiabatic logic with integrated single-phase power-clock supply
    Nikolic, Borivoje ; Maksimovic, Dragan ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 8 (2000-08-01), S. 460-463
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    A minimum total power methodology for projecting limits on CMOS GSI
    Meindl, James D. ; Bhavnagarwala, Azeez ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 8 (2000-06-01), S. 235-251
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