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    Input Offset Estimation of CMOS Integrated Circuits in Weak Inversion
    Moradi, Farshad ; Hashemipour, Omid ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 26 (2018-09-01), S. 1812-1816
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    An Electrical Model for Nanometer CMOS Device Stress Effect in Design and Simulation of Analog Reference Circuits
    Wang, Dong ; Pak Kwong Chan
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 26 (2018-05-01), S. 958-968
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    Double-Node-Upset-Resilient Latch Design for Nanoscale CMOS Technology
    Yan, Aibin ; Xiumin, Xu ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 25 (2017-06-01), S. 1978-1982
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    A 0.13- <tex-math notation='LaTeX'>$\mu $ </tex-math>m CMOS Current-Mode All-Pass Filter for Multi-GHz Operation
    Ahmadi, Peyman ; Taghavi, M. H. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 23 (2015-12-01), S. 2813-2818
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    Design Exploration of Hybrid CMOS and Memristor Circuit by New Modified Nodal Analysis
    Yu, Hao ; Kiat Seng Yeo ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 20 (2012-06-01), S. 1012-1025
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    Design and Performance Evaluation of Radiation Hardened Latches for Nanoscale CMOS
    Lin, Sheng ; Kim, Yong-Bin ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 19 (2011-07-01), S. 1315-1319
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    Supply Switching With Ground Collapse for Low-Leakage Register Files in 65-nm CMOS
    Kim, Hyung-Ock ; Shin, Youngsoo ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 18 (2010-03-01), S. 505-509
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    Analysis and Comparison in the Energy-Delay-Area Domain of Nanometer CMOS Flip-Flops: Part II—Results and Figures of Merit
    Alioto, Massimo ; Consoli, Elio ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 19 (2011-05-01), S. 737-750
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    Design and Application of Power Optimized High-Speed CMOS Frequency Dividers
    Koeppe, S. ; Henzler, S.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 16 (2008-11-01), S. 1513-1520
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    Post-Manufacture Tuning for Nano-CMOS Yield Recovery Using Reconfigurable Logic
    Ashouei, M. ; Chatterjee, Abhijit ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 18 (2010-04-01), S. 675-679
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    PMOS-Only Sleep Switch Dual-Threshold Voltage Domino Logic in Sub-65-nm CMOS Technologies
    Liu, Zhiyu ; Kursun, Volkan
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 15 (2007-12-01), S. 1311-1319
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    Adaptive Techniques for Overcoming Performance Degradation Due to Aging in CMOS Circuits
    Sapatnekar, Sachin S. ; Kim, Chris H. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 19 (2011-04-01), S. 603-614
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    Layout of Decoupling Capacitors in IP Blocks for 90-nm CMOS
    Meng, Xiongfei ; Arabi, Karim ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 16 (2008-11-01), S. 1581-1588
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    Supply Switching With Ground Collapse: Simultaneous Control of Subthreshold and Gate Leakage Current in Nanometer-Scale CMOS Circuits
    Jung Yun Choi ; Heo, Sewan ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 15 (2007-07-01), S. 758-766
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    Design-for-Test Techniques for Opens in Undetected Branches in CMOS Latches and Flip-Flops
    Espinosa, G. ; Ramirez, A.Z. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 15 (2007-05-01), S. 572-577
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    On circuit techniques to improve noise immunity of CMOS dynamic logic
    Mazumder, Pinaki ; Ding, Li
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 12 (2004-09-01), S. 910-925
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    LECTOR: a technique for leakage reduction in CMOS circuits
    Hanchate, N. ; Ranganathan, Nagarajan
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 12 (2004-02-01), S. 196-205
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    Leakage current reduction in CMOS VLSI circuits by input vector control
    Pedram, Massoud ; Abdollahi, Afshin ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 12 (2004-02-01), S. 140-154
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    A Scalable High-Voltage Output Driver for Low-Voltage CMOS Technologies
    Windley, Tracey ; Hess, Herbert L. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 14 (2006-12-01), S. 1347-1353
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    A 4-kB 500-MHz 4-T CMOS SRAM using low-V/sub THN/ bitline drivers and high-V/sub THP/ latches
    Hu, Ron ; Wang, Chua-Chin ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 12 (2004-09-01), S. 901-909
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