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    Body-Bias-Driven Design Strategy for Area- and Performance-Efficient CMOS Circuits
    MEIJER, Maurice ; DE GYVEZ, José Pineda
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 20 (2012), Heft 1, S. 42-51
    Online academicJournal
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    FPGA Based on Integration of CMOS and RRAM
    TANACHUTIWAT, Sansiri ; MING, LIU ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 19 (2011), Heft 11, S. 2023-2032
    Online academicJournal
    Zugriff:
    Volltext
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    A CMOS Image Sensor With On-Chip Image Compression Based on Predictive Boundary Adaptation and Memoryless QTD Algorithm
    SHOUSHUN, CHEN ; BERMAK, Amine ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 19 (2011), Heft 4, S. 538-547
    Online academicJournal
    Zugriff:
    Volltext
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  4. Detailansicht für Treffer 4 öffnen
    Time-Domain CMOS Temperature Sensors With Dual Delay-Locked Loops for Microprocessor Thermal Monitoring
    DONGWAN, HA ; WOO, Kyoungho ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 20 (2012), Heft 9, S. 1590-1601
    Online academicJournal
    Zugriff:
    Volltext
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    Analysis and Techniques for Mitigating Interference From Power/Signal Lines and to SRAM Circuits in CMOS Inductive-Coupling Link for Low-Power 3-D System Integration
    NIITSU, Kiichi ; SUGIMORI, Yasufumi ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 19 (2011), Heft 10, S. 1903-1907
    Online academicJournal
    Zugriff:
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    A Digital CMOS Parallel Counter Architecture Based on State Look-Ahead Logic
    ABDEL-HAFEEZ, Saleh ; GORDON-ROSS, Ann
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 19 (2011), Heft 6, S. 1023-1033
    Online academicJournal
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    Volltext
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    Design of robust, energy-efficient full adders for deep-submicrometer design using hybrid-CMOS logic style
    GOEL, Sumeer ; KUMAR, Ashok ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 14 (2006), Heft 12, S. 1309-1321
    Online academicJournal
    Zugriff:
    Volltext
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    Design and Analysis of Isolated Noise-Tolerant (INT) Technique in Dynamic CMOS Circuits
    WEY, I-Chyn ; CHEN, You-Gang ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 16 (2008), Heft 12, S. 1708-1712
    Online academicJournal
    Zugriff:
    Volltext
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  9. Detailansicht für Treffer 9 öffnen
    On circuit techniques to improve noise immunity of CMOS dynamic logic
    LI, DING ; MAZUMDER, Pinaki
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 12 (2004), Heft 9, S. 910-925
    Online academicJournal
    Zugriff:
    Volltext
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    Skewed CMOS: Noise-tolerant high-performance low-power static circuit family
    SOLOMATNIKOV, Alexandre ; SOMASEKHAR, Dinesh ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 10 (2002), Heft 4, S. 469-476
    Online academicJournal
    Zugriff:
    Volltext
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  11. Detailansicht für Treffer 11 öffnen
    Battery-powered digital CMOS design
    PEDRAM, Massoud ; QING, WU
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 10 (2002), Heft 5, S. 601-607
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  12. Detailansicht für Treffer 12 öffnen
    Least-square estimation of average power in digital CMOS circuits
    MURUGAVEL, Ashok K ; RANGANATHAN, N ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 10 (2002), Heft 1, S. 55-58
    Online academicJournal
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    A Compact Clock Generator for Heterogeneous GALS MPSoCs in 65-nm CMOS Technology
    HOPPNER, Sebastian ; EISENREICH, Holger ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 21 (2013), Heft 3, S. 566-570
    Online academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    Supply Switching With Ground Collapse for Low-Leakage Register Files in 65-nm CMOS
    KIM, Hyung-Ock ; BONG HYUN, LEE ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 18 (2010), Heft 3, S. 505-509
    Online academicJournal
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  15. Detailansicht für Treffer 15 öffnen
    Transmission Gates Combined With Level-Restoring CMOS Gates Reduce Glitches in Low-Power Low-Frequency Multipliers
    CARBOGNANI, Flavio ; BUERGIN, Felix ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 16 (2008), Heft 7, S. 830-836
    Online academicJournal
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  16. Detailansicht für Treffer 16 öffnen
    A 3.57 Gb/s/pin Low Jitter All-Digital DLL With Dual DCC Circuit for GDDR3 DRAM in 54-nm CMOS Technology
    YUN, Won-Joo ; LEE, Hyun-Woo ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 19 (2011), Heft 9, S. 1718-1722
    Online academicJournal
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  17. Detailansicht für Treffer 17 öffnen
    692-nW Advanced Encryption Standard (AES) on a 0.13-μm CMOS
    GOOD, Tim ; BENAISSA, Mohammed
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 18 (2010), Heft 12, S. 1753-1757
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  18. Detailansicht für Treffer 18 öffnen
    Temperature-Insensitive Dual-Vth Synthesis for Nanometer CMOS Technologies Under Inverse Temperature Dependence
    CALIMERA, Andrea ; IRIS BAHAR, R ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 18 (2010), Heft 11, S. 1608-1620
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  19. Detailansicht für Treffer 19 öffnen
    The Impact of Random Device Variation on SRAM Cell Stability in Sub-90-nm CMOS Technologies
    AGARWAL, Kanak ; NASSIF, Sani
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 16 (2008), Heft 1, S. 86-97
    Online academicJournal
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    Wire Topology Optimization for Low Power CMOS
    ZUBER, Paul ; BAHLOUSman ; et al.
    In: IEEE transactions on very large scale integration (VLSI) systems, Jg. 17 (2009), Heft 1, S. 1-11
    Online academicJournal
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