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    Energy-efficient noise-tolerant dynamic styles for scaled-down CMOS and MTCMOS technologies
    Anis, M.H. ; Allam, M.W. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 10 (2002-04-01), Heft 2, S. 71-78
    Online academicJournal
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    Simultaneous power supply, threshold voltage, and transistor size optimization for low-power operation of CMOS circuits
    Pant, P. ; De, V.K. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 6 (1998-12-01), Heft 4, S. 538-545
    Online academicJournal
    Zugriff:
    Volltext
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    Power-delay characteristics of CMOS adders
    Nagendra, C. ; Owens, R.M. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 2 (1994-09-01), Heft 3, S. 377-381
    Online academicJournal
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    Volltext
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    A Power-Proportional, Dual-Bandwidth, and Constant-Delay Receiver Front-End for Energy-Efficient Dual-Rate Optical Links
    Ibn Abbas, A. ; Jia, X. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 31 (2023-04-01), Heft 4, S. 431-441
    Online academicJournal
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    A Scalable Dual-Clock FIFO for Data Transfers Between Arbitrary and Haltable Clock Domains
    Apperson, R. W. ; Yu, Z. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 15 (2007-10-01), Heft 10, S. 1125-1134
    Online academicJournal
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    Volltext
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    A 1.2 GHz programmable DLL-based frequency multiplier for wireless applications
    Wang, Chua-Chin ; Tseng, Yih-Long ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 12 (2004-12-01), Heft 12, S. 1377-1381
    Online academicJournal
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    A 186-Mvertices/s 161-mW Floating-Point Vertex Processor With Optimized Datapath and Vertex Caches
    Yu, C. H. ; Chung, K. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-10-01), Heft 10, S. 1369-1382
    Online academicJournal
    Zugriff:
    Volltext
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    Low Power and High Speed Multi Threshold Voltage Interface Circuits
    Tawfik, S. A. ; Kursun, V.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 17 (2009-05-01), Heft 5, S. 638-645
    Online academicJournal
    Zugriff:
    Volltext
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    A low-power reduced swing global clocking methodology
    Haj Ali Asgari, F. ; Sachdev, M.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 12 (2004-05-01), Heft 5, S. 538-545
    Online academicJournal
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    A low-power charge-recycling ROM architecture
    Yang, Byung-Do ; Kim, Lee-Sup
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 11 (2003-08-01), Heft 4, S. 590-600
    Online academicJournal
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    Volltext
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  11. Detailansicht für Treffer 11 öffnen
    Conditional Data Mapping Flip-Flops for Low-Power and High-Performance Systems
    Teh, C. K. ; Hamada, M. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 14 (2006-12-01), Heft 12, S. 1379-1383
    Online academicJournal
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  12. Detailansicht für Treffer 12 öffnen
    A novel high-speed sense-amplifier-based flip-flop
    Strollo, A.G.M. ; De Caro, D. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 13 (2005-11-01), Heft 11, S. 1266-1274
    Online academicJournal
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    Exponentially tapered H-tree clock distribution networks
    El-Moursy, M.A. ; Friedman, E.G.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 13 (2005-08-01), Heft 8, S. 971-975
    Online academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    Power characteristics of inductive interconnect
    El-Moursy, M.A. ; Friedman, E.G.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 12 (2004-12-01), Heft 12, S. 1295-1306
    Online academicJournal
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  15. Detailansicht für Treffer 15 öffnen
    A comparative analysis of low-power low-voltage dual-edge-triggered flip-flops
    Chung, Wai ; Lo, T. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 10 (2002-12-01), Heft 6, S. 913-918
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  16. Detailansicht für Treffer 16 öffnen
    Theoretical system-level limits of power dissipation reduction under a performance constraint in VLSI microprocessor design
    Olivieri, M.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 10 (2002-10-01), Heft 5, S. 595-600
    Online academicJournal
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  17. Detailansicht für Treffer 17 öffnen
    A technique for Improving dual-output domino logic
    Ramprasad, S. ; Hajj, I.N. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 10 (2002-08-01), Heft 4, S. 508-511
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  18. Detailansicht für Treffer 18 öffnen
    A multiple clocking scheme for low-power RTL design
    Papachristou, C.A. ; Nourani, M. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 7 (1999-06-01), Heft 2, S. 266-276
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    A Receiver Front-End for VCSEL-Based Optical Links With 49 UI Turn-On Time
    Ibn Abbas, A. ; Cowan, G.E.R.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 30 (2022-04-01), Heft 4, S. 539-543
    Online academicJournal
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    Implementation of Subthreshold Adiabatic Logic for Ultralow-Power Application
    Chanda, M. ; Jain, S. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 23 (2015-12-01), Heft 12, S. 2782-2782
    Online academicJournal
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