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    Modeling of Power Noise Generation in Standard-Cell Based CMOS Digital Circuits
    Kosaka, Daisuke ; Nagata, Makoto ; et al.
    In: IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, 2010, S. 440-447
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    Comprehensive Matching Characterization of Analog CMOS Circuits
    Ohkawa, Shin-ichi ; Masuda, Hiroo ; et al.
    In: IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, 2009, S. 966-975
    Online unknown
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    Analytical Estimation of Path-Delay Variation for Multi-Threshold CMOS Circuits
    Sato, Takashi ; Hagiwara, Shiho ; et al.
    In: IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, 2009, S. 1031-1038
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    A Dynamic Offset Control Technique for Comparator Design in Scaled CMOS Technology
    Tomita, Yasumoto ; Zhu, Xiaolei ; et al.
    In: IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, 2010, S. 2456-2462
    Online unknown
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    A Digitally Assisted Gain and Offset Error Cancellation Technique for a CMOS Pipelined ADC with a 1.5-bit Bit-Block Architecture
    Sugimoto, Yasuhiro ; Tanaka, Shigeto ; et al.
    In: IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, 2007-10-01, S. 2272-2279
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    Multi-Standard CMOS LC QVCO with Reconfigurable LC Tank and Low Power Low Phase Noise Quadrature Generation Method
    Hyung Joun Yoo ; Kim, Ji-Hoon
    In: IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, 2006-06-01, S. 1547-1551
    Online unknown
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    A Highly Linearized CMOS Multiplier with a Controlled Tail Current Source
    Hori, Tasuku ; Shouno, Kazuhiro ; et al.
    In: IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, 2006-06-01, S. 1533-1539
    Online unknown
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    A Non-Iterative Method for Calculating the Effective Capacitance of CMOS Gates with Interconnect Load Effect
    Jiang, Minglu ; Lin, Bin ; et al.
    In: IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, 2011, S. 1201-1209
    Online unknown
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    On the Computational Synthesis of CMOS Voltage Followers
    Torres-Papaqui, Leticia ; Tlelo-Cuautle, Esteban ; et al.
    In: IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, 2005-12-01, S. 3479-3484
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    Yield-Optimal Layout Synthesis of CMOS Logic Cells by Wiring Fault Minimization
    Iizuka, Tetsuya ; Ikeda, Makoto ; et al.
    In: IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, 2005-07-01, S. 1957-1963
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    High-Speed Low Input Impedance CMOS Current Comparator
    Khucharoensin, S. ; Kasemsuwan, Varakorn
    In: IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, 2005-06-01, S. 1549-1553
    Online unknown
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    A Novel Model for Computing the Effective Capacitance of CMOS Gates with Interconnect Loads
    Mao, Jun-Fa ; Kurokawa, Atsushi ; et al.
    In: IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, 2005-10-01, S. 2562-2569
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    RF-CMOS Implementation of UWB Transceivers and Its Application to Video Transmission
    Kuraishi, Yoshiaki ; Kodama, Hiroshi ; et al.
    In: IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, 2005-09-01, S. 2279-2286
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  14. Detailansicht für Treffer 14 öffnen
    Modeling the Effective Capacitance of Interconnect Loads for Predicting CMOS Gate Slew
    Pan, Jun ; Inoue, Yasuaki ; et al.
    In: IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, 2005-12-01, S. 3367-3374
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    A 1.2-V, 12-bit, 200 MSample/s Current-Steering D/A Converter in 90-nm CMOS
    Itakura, Tetsuro ; Yamaji, Takafumi ; et al.
    In: IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, 2007-02-01, S. 365-371
    Online unknown
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  16. Detailansicht für Treffer 16 öffnen
    Threshold-Logic Devices Consisting of Subthreshold CMOS Circuits
    Hirose, Tetsuya ; Ogawa, Taichi ; et al.
    In: IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, 2009, S. 436-442
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  17. Detailansicht für Treffer 17 öffnen
    Low-Voltage, Low-Distortion and Rail-to-Rail CMOS Sample and Hold Circuit
    Ishizuka, Okihiko ; Sato, Kiminobu ; et al.
    In: IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, 2005-10-01, S. 2696-2698
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    A Design Methodology for a DPA-Resistant Circuit with RSL Techniques
    Suzuki, Daisuke ; Saeki, Minoru ; et al.
    In: IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, 2010, S. 2497-2508
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    A Reference Voltage Buffer with Settling Boost Technique for a 12 bit 18 MHz Multibit/Stage Pipelined A/D Converter
    Taniguchi, Kenji ; Okura, Tetsuro ; et al.
    In: IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, 2009, S. 367-373
    Online unknown
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    A 10-bit 800-Column Low-Power RAM Bank Including Energy-Efficient D-Flip-Flops for a Column-Parallel ADC
    Taniguchi, Kenji ; Okura, Tetsuro ; et al.
    In: IEICE Transactions on Fundamentals of Electronics, Communications and Computer Sciences, 2007-02-01, S. 358-364
    Online unknown
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