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    Sleepy CMOS-Sleepy Stack (SC-SS): A Novel High Speed, Area and Power Efficient Technique for VLSI Circuit Design
    Sohal, Harsh ; Sharma, Anjali ; et al.
    In: Journal of Circuits, Systems and Computers, Jg. 28 (2019-11-01), S. 1950197-1950197
    Online unknown
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    An Energy Efficient Logic Approach to Implement CMOS Full Adder
    Kumar, Pankaj ; Rajender Kumar Sharma
    In: Journal of Circuits, Systems and Computers, Jg. 26 (2017-02-08), S. 1750084-1750084
    Online unknown
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    A New Array Multiplier Using an Optimized Carry Network and Dynamic CMOS Technology
    Asadi, Pouya
    In: Journal of Circuits, Systems and Computers, Jg. 25 (2015-12-23), S. 1650004-1650004
    Online unknown
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    Novel Architecture for Low-Power CNTFET-Based Compressors
    Pourmozafari, Saadat ; Poorhosseini, Mehrdad ; et al.
    In: Journal of Circuits, Systems and Computers, Jg. 28 (2019-11-01), S. 1950207-1950207
    Online unknown
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    A Reliable, Low Power and Nonvolatile MTJ-Based Flip-Flop for Advanced Nanoelectronics
    Rajaei, Ramin
    In: Journal of Circuits, Systems and Computers, Jg. 27 (2018-08-03), S. 1850205-1850205
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    Power–Delay-Error-Efficient Approximate Adder for Error-Resilient Applications
    Singh, Ankit ; Kumar, Vinay ; et al.
    In: Journal of Circuits, Systems and Computers, Jg. 28 (2019-09-01), S. 1950171-1950171
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    Design of Low Power VLSI Circuits Using Two Phase Adiabatic Dynamic Logic (2PADL)
    Sasipriya, P. ; V. S. Kanchana Bhaaskaran
    In: Journal of Circuits, Systems and Computers, Jg. 27 (2017-12-06), S. 1850052-1850052
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    Design of Low-Gate-Count Low-Power Microprocessors with High Code Density for Deeply Embedded Applications
    Park, Chester ; Park, Sungkyung
    In: Journal of Circuits, Systems and Computers, Jg. 26 (2017-04-24), S. 1750132-1750132
    Online unknown
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    Efficient Hardware Implementation of Pseudo-Random Bit Generator Using Dual-CLCG Method
    Chauhan, R. K. ; Mangal Deep Gupta
    In: Journal of Circuits, Systems and Computers, Jg. 30 (2021-02-04), S. 2150182-2150182
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    Implementation of High Performance Hierarchy-Based Parallel Signed Multiplier for Cryptosystems
    Elango, S. ; Sampath, P.
    In: Journal of Circuits, Systems and Computers, Jg. 29 (2020-03-03), S. 2050214-2050214
    Online unknown
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    Low-Power Modified Shift-Add Multiplier Design Using Parallel Prefix Adder
    Shama, Kumara ; Pinto, Rohan
    In: Journal of Circuits, Systems and Computers, Jg. 28 (2018-11-12), S. 1950019-1950019
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    Optimized Parity-Based Error Detection and Correction Methods for Residue Number System
    Timarchi, Somayeh ; Armand, Adib ; et al.
    In: Journal of Circuits, Systems and Computers, Jg. 28 (2018-10-15), S. 1950002-1950002
    Online unknown
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    Design and Implementation of a Reconfigurable Cryptographic Coprocessor with Multiple Side-Channel Attacks Countermeasures
    Shang, Xinchao ; Liu, Xinning ; et al.
    In: Journal of Circuits, Systems and Computers, Jg. 27 (2018-06-06), S. 1850180-1850180
    Online unknown
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    Low-Power and Area-Efficient Parallel Multiplier Design Using Two-Dimensional Bypassing
    Kumar, Pankaj ; Rajender Kumar Sharma
    In: Journal of Circuits, Systems and Computers, Jg. 26 (2016-11-03), S. 1750030-1750030
    Online unknown
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