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79 Treffer

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    Passivation issues in active pixel CMOS image sensors
    REGOLINI, J. L ; BENOIT, D ; et al.
    In: 14TH Workshop on dielectrics in microelectronics (WoDiM 2006), Jg. 47 (2007), Heft 4-5, S. 739-742
    Konferenz
    Wie komme ich dran?
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    Process variation aware dual-Vth assignment technique for low power nanoscale CMOS design
    MANDE, Sudhakar S ; CHANDORKAR, Saurabh A ; et al.
    In: Microelectronics and reliability, Jg. 51 (2011), Heft 12, S. 2357-2365
    academicJournal
    Wie komme ich dran?
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    Electrostatic discharge protection scheme without leakage current path for CMOS IC operating in power-down-mode condition on a system board
    LIN, Kun-Hsien ; KER, Ming-Dou
    In: Microelectronics and reliability, Jg. 46 (2006), Heft 2-4, S. 301-310
    academicJournal
    Wie komme ich dran?
  4. Detailansicht für Treffer 4 öffnen
    A CMOS circuit for evaluating the NBTI over a wide frequency range
    FERNANDEZ-GARCIA, R ; KACZER, B ; et al.
    In: Microelectronics and reliability, Jg. 49 (2009), Heft 8, S. 885-891
    academicJournal
    Wie komme ich dran?
  5. Detailansicht für Treffer 5 öffnen
    Modeling the sensitivity of CMOS circuits to radiation induced single event transients
    WIRTH, Gilson I ; VIEIRA, Michele G ; et al.
    In: Microelectronics and reliability, Jg. 48 (2008), Heft 1, S. 29-36
    academicJournal
    Wie komme ich dran?
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    Metal-layer capacitors in the 65 nm CMOS process and the application for low-leakage power-rail ESD clamp circuit
    CHIU, Po-Yen ; KER, Ming-Dou
    In: Microelectronics and reliability, Jg. 54 (2014), Heft 1, S. 64-70
    academicJournal
    Wie komme ich dran?
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    Design automation to suppress cable discharge event (CDE) induced latchup in 90 nm CMOS ASICs
    BRENNAN, Ciaran J ; CHATTY, Kiran ; et al.
    In: Microelectronics and reliability, Jg. 47 (2007), Heft 7, S. 1069-1073
    Konferenz
    Wie komme ich dran?
  8. Detailansicht für Treffer 8 öffnen
    Trends and challenges to ESD and Latch-up designs for nanometer CMOS technologies
    BOSELLI, G ; DUVVURY, C
    In: 16th European Symposium on Reliability of Electron Devices, Failure Physics and Analysis (ESREF 2005), Arcachon, France, October 10-14, Jg. 45 (2005), Heft 9-11, S. 1406-1414
    Konferenz
    Wie komme ich dran?
  9. Detailansicht für Treffer 9 öffnen
    A hierarchical defect repair approach for hybrid nano/CMOS memory reliability enhancement
    HABIBI, Mehdi ; POORMEIDANI, Hossein
    In: Microelectronics and reliability, Jg. 54 (2014), Heft 2, S. 475-484
    academicJournal
    Wie komme ich dran?
  10. Detailansicht für Treffer 10 öffnen
    Implementation of diode and bipolar triggered SCRs for CDM robust ESD protection in 90 nm CMOS ASICs
    BRENNAN, Ciaran J ; SHUNHUA, CHANG ; et al.
    In: Microelectronics and reliability, Jg. 47 (2007), Heft 7, S. 1030-1035
    Konferenz
    Wie komme ich dran?
  11. Detailansicht für Treffer 11 öffnen
    ANN based CMOS ASIC design for improved temperature-drift compensation of piezoresistive micro-machined high resolution pressure sensor
    FUTANE, N. P ; ROY CHOWDHURY, S ; et al.
    In: Microelectronics and reliability, Jg. 50 (2010), Heft 2, S. 282-291
    academicJournal
    Wie komme ich dran?
  12. Detailansicht für Treffer 12 öffnen
    Examination and evaluation of La2O3 as gate dielectric for sub-100 nm CMOS and DRAM technology
    CAPODIECI, V ; WIEST, F ; et al.
    In: Dielectrics in microelectronics (WoDiM 2004), Jg. 45 (2005), Heft 5-6, S. 937-940
    Konferenz
    Wie komme ich dran?
  13. Detailansicht für Treffer 13 öffnen
    ESD laboratory simulations and signature analysis of a CMOS programmable logic product
    HENRY, L. G ; RAYMOND, T ; et al.
    In: 1997 Symposium on electrical overstress/electrostatic discharge (EOS/ESD), Jg. 38 (1998), Heft 11, S. 1715-1721
    Konferenz
    Wie komme ich dran?
  14. Detailansicht für Treffer 14 öffnen
    Substrate-engineered GGNMOS for low trigger voltage ESD in 65 nm CMOS process
    FEI, MA ; YAN, HAN ; et al.
    In: Microelectronics and reliability, Jg. 51 (2011), Heft 12, S. 2124-2128
    academicJournal
    Wie komme ich dran?
  15. Detailansicht für Treffer 15 öffnen
    Overview on ESD protection design for mixed-voltage I/O interfaces with high-voltage-tolerant power-rail ESD clamp circuits in low-voltage thin-oxide CMOS technology
    KER, Ming-Dou ; CHANG, Wei-Jen
    In: Microelectronics and reliability, Jg. 47 (2007), Heft 1, S. 27-35
    academicJournal
    Wie komme ich dran?
  16. Detailansicht für Treffer 16 öffnen
    Low cost soft error hardened latch designs for nano-scale CMOS technology in presence of process variation
    RAJAEI, Ramin ; TABANDEH, Mahmoud ; et al.
    In: Microelectronics and reliability, Jg. 53 (2013), Heft 6, S. 912-924
    academicJournal
    Wie komme ich dran?
  17. Detailansicht für Treffer 17 öffnen
    Analysis of interconnect capacitance for sub nano CMOS technology using the low dielectric material
    JOSHI, Bhavana N ; MHAISAGAR, Yogesh S ; et al.
    In: Microelectronics and reliability, Jg. 51 (2011), Heft 5, S. 953-958
    academicJournal
    Wie komme ich dran?
  18. Detailansicht für Treffer 18 öffnen
    Study of the ESD behavior of different clamp configurations in a 0.35 μm CMOS technology
    RICHIER, C ; MAENE, N ; et al.
    In: 1997 Symposium on electrical overstress/electrostatic discharge (EOS/ESD), Jg. 38 (1998), Heft 11, S. 1733-1739
    Konferenz
    Wie komme ich dran?
  19. Detailansicht für Treffer 19 öffnen
    New layout design for submicron CMOS output transistors to improve driving capability and ESD robustness
    KER, M.-D ; CHEN, T.-Y ; et al.
    In: Microelectronics and reliability, Jg. 39 (1999), Heft 3, S. 415-424
    academicJournal
    Wie komme ich dran?
  20. Detailansicht für Treffer 20 öffnen
    On-chip electrostatic discharge protection for CMOS gas sensor systems-on-a-chip (SoC)
    SALCEDO, Javier A ; LIOU, Juin J ; et al.
    In: Microelectronics and reliability, Jg. 46 (2006), Heft 8, S. 1285-1294
    academicJournal
    Wie komme ich dran?
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