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    A latch-up-free LVTSCR with improved overshoot characteristic for ESD protection in 40 nm CMOS process
    Liu, Zhiwei ; Liu, Hongxia ; et al.
    In: Semiconductor Science and Technology, Jg. 36 (2021-05-26), S. 065025-65025
    Online unknown
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    Realization of wafer-scale single-crystalline GaN film on CMOS-compatible Si(100) substrate by ion-cutting technique
    Mu, Fengwen ; Xu, Wenhui ; et al.
    In: Semiconductor Science and Technology, Jg. 35 (2020-10-13), S. 125004-125004
    Online unknown
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    Design and verification of novel silicon-controlled-rectifier-memristor based on standard CMOS process
    Peng, Yan ; Luo, Jun ; et al.
    In: Semiconductor Science and Technology, Jg. 36 (2020-11-06), S. 015003-15003
    Online unknown
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    Strain effect on performance of multi-stacked gate-all-around CMOS inverters
    Oh, Saeroonter ; Ji Hwan Lee ; et al.
    In: Semiconductor Science and Technology, Jg. 35 (2020-10-28), S. 125021-125021
    Online unknown
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    Pulse quenching based radiation-hardened by design technique for analog single-event transient mitigation on an operational amplifier in 28 nm bulk CMOS process
    Sun, Qian ; Liu, Jingtian ; et al.
    In: Semiconductor Science and Technology, Jg. 35 (2020-06-18), S. 075026-75026
    Online unknown
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    Device and circuit level analysis of negative capacitance hybrid CMOS: a prospect for low power/low voltage applications
    Bansal, Monika ; Kaur, Harsupreet
    In: Semiconductor Science and Technology, Jg. 35 (2019-11-29), S. 015014-15014
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    Top-down fabrication and electrical characterization of Si and SiGe nanowires for advanced CMOS technologies
    Previtali, Bernard ; Coquand, R. ; et al.
    In: Semiconductor Science and Technology, Jg. 34 (2019-06-12), S. 074001-74001
    Online unknown
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    Dielectric based charge carrier tuning for CNT CMOS inverters
    Mohan, Sangeneni ; Naik, Akshay ; et al.
    In: Semiconductor Science and Technology, Jg. 34 (2018-12-10), S. 015015-15015
    Online unknown
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    A novel STI etching technology to mitigate an inverse narrow width effect, and improve device performances for 90 nm node and beyond CMOS technology
    Chou, Tse-Heng ; Fang, Yean-Kuen ; et al.
    In: Semiconductor Science and Technology, Jg. 22 (2007-09-07), S. 1157-1160
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    Strained SOI/SGOI dual-channel CMOS technology based on the Ge condensation technique
    Moriyama, Y. ; Mizuno, Tomohisa ; et al.
    In: Semiconductor Science and Technology, Jg. 22 (2006-11-30), S. S93- (6S.)
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  11. Detailansicht für Treffer 11 öffnen
    Monolithic CMOS-compatible AlGaInP visible LED arrays on silicon on lattice-engineered substrates (SOLES)
    Mori, Michael J. ; Fitzgerald, Eugene A. ; et al.
    In: Semiconductor Science and Technology, Jg. 22 (2006-11-24), S. 29-34
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  12. Detailansicht für Treffer 12 öffnen
    Recent advance in high manufacturing readiness level and high temperature CMOS mixed-signal integrated circuits on silicon carbide
    Clark, D. T. ; D L Gordon ; et al.
    In: Semiconductor Science and Technology, Jg. 32 (2017-04-25), S. 054003-54003
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  13. Detailansicht für Treffer 13 öffnen
    Characterization and modelling of MOSFET operating at cryogenic temperature for hybrid superconductor-CMOS circuits
    Zhou, Peng ; Liu, Hongying ; et al.
    In: Semiconductor Science and Technology, Jg. 19 (2004-10-13), S. 1381-1385
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  14. Detailansicht für Treffer 14 öffnen
    On the high-performance Ti-salicide ULSI CMOS devices prepared by a borderless contact technique and double-implant structure
    Liu, Wen-Chau ; Chuang, Hung-Ming ; et al.
    In: Semiconductor Science and Technology, Jg. 17 (2002-02-18), S. 205-210
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    Evaluation of strained Si/SiGe material for high performance CMOS
    Kwa, K.S.K. ; Robbins, D. J. ; et al.
    In: Semiconductor Science and Technology, Jg. 19 (2004-04-09), S. 707-714
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    CMOS-compatible spintronic devices: a review
    Selberherr, Siegfried ; Sverdlov, Viktor ; et al.
    In: Semiconductor Science and Technology, Jg. 31 (2016-10-14), S. 113006-113006
    Online unknown
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  17. Detailansicht für Treffer 17 öffnen
    Film thickness constraints for manufacturable strained silicon CMOS
    Leitz, C. W. ; Braithwaite, G. ; et al.
    In: Semiconductor Science and Technology, Jg. 19 (2003-11-03), S. L4- (5S.)
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    Impact of heavy ion irradiation on CMOS current mirrors based on SOI and bulk Si substrates: mismatch and output impedance
    Wu, Weikang ; Shen, Dongjun ; et al.
    In: Semiconductor Science and Technology, Jg. 30 (2015-09-28), S. 115002-115002
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  19. Detailansicht für Treffer 19 öffnen
    SiGe CMOS fabrication using SiGe MBE and anodic/LTO gate oxide
    Parker, Evan H. C. ; Waite, A.M. ; et al.
    In: Semiconductor Science and Technology, Jg. 15 (2000-02-01), S. 135-138
    Online unknown
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    Experimental studies on deep submicron CMOS scaling
    Wollesen, D. L. ; Chen, K. ; et al.
    In: Semiconductor Science and Technology, Jg. 13 (1998-07-01), S. 816-820
    Online unknown
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