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    Design of embedded SCR device to improve ESD robustness of stacked-device output driver in low-voltage CMOS technology
    Yan Lian Chiu ; Lin, Chun-Yu
    In: Solid-State Electronics, Jg. 124 (2016-10-01), S. 28-34
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    Novel logic device for CMOS standard I/O cell with tolerance to total ionizing dose effects
    Cho, Seong-Ik ; Lee, Minwoong ; et al.
    In: Solid-State Electronics, Jg. 162 (2019-12-01), S. 107630-107630
    Online unknown
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    Fabrication of pseudo-spin-MOSFETs using a multi-project wafer CMOS chip
    Inomata, K. ; Tanaka, Masaaki ; et al.
    In: Solid-State Electronics, Jg. 102 (2014-12-01), S. 52-58
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    An approach based on neural computation to simulate the nanoscale CMOS circuits: Application to the simulation of CMOS inverter
    Djeffal, Fayçal ; Hafiane, M.L. ; et al.
    In: Solid-State Electronics, Jg. 51 (2007), S. 48-56
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    Virtually dopant-free CMOS: Midgap Schottky-barrier nanowire field-effect-transistors for high temperature applications
    Krauss, Tillmann ; Wessely, Frank ; et al.
    In: Solid-State Electronics, Jg. 74 (2012-08-01), S. 91-96
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    Benchmarking SOI and bulk FinFET alternatives for PLANAR CMOS scaling succession
    Hoffmann, Thomas ; Witters, Liesbeth ; et al.
    In: Solid-State Electronics, Jg. 54 (2010-09-01), S. 855-860
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    Physical insights on nanoscale multi-gate CMOS design
    Fossum, Jerry G.
    In: Solid-State Electronics, Jg. 51 (2007-02-01), S. 188-194
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    Si-nanowire CMOS inverter logic fabricated using gate-all-around (GAA) devices and top-down approach
    Buddharaju, K.D. ; Teo, Selin H. G. ; et al.
    In: Solid-State Electronics, Jg. 52 (2008-09-01), S. 1312-1317
    Online unknown
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  9. Detailansicht für Treffer 9 öffnen
    A review of leakage current in SOI CMOS ICs: impact on parametric testing techniques
    Flandre, Denis ; Simon, Pascal ; et al.
    In: Solid-State Electronics, Jg. 47 (2003-11-01), S. 1959-1967
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  10. Detailansicht für Treffer 10 öffnen
    Evaluation of circuit performance of ultra-thin-body SOI CMOS
    Pacha, Christian ; Göttsche, Ralf ; et al.
    In: Solid-State Electronics, Jg. 47 (2003-07-01), S. 1205-1211
    Online unknown
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  11. Detailansicht für Treffer 11 öffnen
    ESD protection design for I/O libraries in advanced CMOS technologies
    Semenov, Oleg ; Somov, Sergei V.
    In: Solid-State Electronics, Jg. 52 (2008-08-01), S. 1127-1139
    Online unknown
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    CMOS downsizing toward sub-10 nm
    Iwai, Hiroshi
    In: Solid-State Electronics, Jg. 48 (2004-04-01), S. 497-503
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  13. Detailansicht für Treffer 13 öffnen
    Impact of technology parameters on device performance of UTB-SOI CMOS
    Pacha, Christian ; Landgraf, Erhard ; et al.
    In: Solid-State Electronics, Jg. 48 (2004-04-01), S. 521-527
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  14. Detailansicht für Treffer 14 öffnen
    Experimental investigation of factors influencing design of small-signal CMOS amplifiers
    Bryson, Damian ; Motayed, Abhishek ; et al.
    In: Solid-State Electronics, Jg. 45 (2001), S. 63-69
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  15. Detailansicht für Treffer 15 öffnen
    Increased CMOS inverter switching speed with asymmetrical doping
    Goldsman, Neil ; Metze, G. ; et al.
    In: Solid-State Electronics, Jg. 47 (2003-02-01), S. 185-192
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  16. Detailansicht für Treffer 16 öffnen
    Characterization of ultralow voltage, fully depleted silicon on insulator CMOS device and circuit technology
    White, Marvin H. ; Dennis A Adams ; et al.
    In: Solid-State Electronics, Jg. 46 (2002-12-01), S. 2307-2313
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  17. Detailansicht für Treffer 17 öffnen
    Design of dynamic-floating-gate technique for output ESD protection in deep-submicron CMOS technology
    Jiin Chuan Wu ; Hun Hsien Chang ; et al.
    In: Solid-State Electronics, Jg. 43 (1999-02-01), S. 375-393
    Online unknown
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  18. Detailansicht für Treffer 18 öffnen
    Electrothermal simulation of SOI CMOS analog integrated circuits
    Cheng, Ming-C. ; Yu, Feixia
    In: Solid-State Electronics, Jg. 51 (2007-05-01), S. 691-702
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  19. Detailansicht für Treffer 19 öffnen
    On the structure of the recessed-channel MOSFET for sub-100 nm Si CMOS
    Varahramyan, Kody ; Tao, Meng
    In: Solid-State Electronics, Jg. 45 (2001-10-01), S. 1805-1808
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  20. Detailansicht für Treffer 20 öffnen
    Using diode-stacked NMOS as high voltage tolerant ESD protection device for analog applications in deep submicron CMOS technologies
    Tsai, Chien-Chun ; Chang, Mi-Chang ; et al.
    In: Solid-State Electronics, Jg. 47 (2003-05-01), S. 865-871
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