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    CMOS Delay and Power Model Equations for Simultaneous Transistor and Interconnect Wire Analysis and Optimization.
    Lee, Sangho ; Greeneich, Edwin W.
    In: VLSI Design, Jg. 15 (2002-11-01), Heft 3, S. 619-628
    Online academicJournal
    Zugriff:
    Volltext (PDF)
    Wie komme ich dran?
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    A Fast ALU Design in CMOS for Low Voltage Operation.
    Srivastava, A. ; Govindarajan, D.
    In: VLSI Design, Jg. 14 (2002-07-01), Heft 4, S. 315-327
    Online academicJournal
    Zugriff:
    Volltext (PDF)
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    The Design of Low Noise Amplifiers in Deep Submicron CMOS Processes: A Convex Optimization Approach.
    Hoe, David H. K. ; Jin, Xiaoyu
    In: VLSI Design, Jg. 2015 (2015-10-13), S. 1-16
    Online academicJournal
    Zugriff:
    Volltext (PDF)
    Wie komme ich dran?
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    A General Design Methodology for Synchronous Early-Completion-Prediction Adders in Nano-CMOS DSP Architectures.
    Olivieri, Mauro ; Mastrandrea, Antonio
    In: VLSI Design, 2013, S. 1-12
    Online academicJournal
    Zugriff:
    Volltext (PDF)
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    A CMOS/SOI Single-input PWM Discriminator for Low-voltage Body-implanted Applications.
    De Lima, Jadera A. ; Silva, Sidnei F. ; et al.
    In: VLSI Design, Jg. 15 (2002-09-01), Heft 1, S. 469-476
    Online academicJournal
    Zugriff:
    Volltext (PDF)
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    Computational Performance Optimisation for Statistical Analysis of the Effect of Nano-CMOS Variability on Integrated Circuits.
    Xie, Zheng ; Edwards, Doug
    In: VLSI Design, 2013, S. 1-22
    Online academicJournal
    Zugriff:
    Volltext (PDF)
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    A 0.6-V to 1-V Audio ΔΣ Modulator in 65 nm CMOS with 90.2 dB SNDR at 0.6-V.
    Liu, Liyuan ; Li, Dongmei ; et al.
    In: VLSI Design, 2013, S. 1-9
    Online academicJournal
    Zugriff:
    Volltext (PDF)
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    Modeling and Design of a Nano Scale CMOS Inverter for Symmetric Switching Characteristics.
    Mukhopadhyay, Joyjit ; Pandit, Soumya
    In: VLSI Design, 2012, S. 1-13
    Online academicJournal
    Zugriff:
    Volltext (PDF)
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    Performance Analysis of High Speed Hybrid CMOS Full Adder Circuits for Low Voltage VLSI Design.
    Wairya, Subodh ; Nagaria, Rajendra Kumar ; et al.
    In: VLSI Design, 2012, S. 1-18
    Online academicJournal
    Zugriff:
    Volltext (PDF)
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  10. Detailansicht für Treffer 10 öffnen
    Dynamic CMOS Load Balancing and Path Oriented in Time Optimization Algorithms to Minimize Delay Uncertainties from Process Variations
    Chien-In Henry Chen ; Yelamarthi, Kumar
    In: VLSI Design, Jg. 2010 (2010-03-07), S. 1-13
    Online unknown
    Zugriff:
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  11. Detailansicht für Treffer 11 öffnen
    Low-Power Fully Integrated CMOS DTV Tuner Front-End for ATSC Terrestrial Broadcasting
    Xiao, Jianhong ; Li, Tianwei ; et al.
    In: VLSI Design, Jg. 2007 (2007-03-13), S. 1-13
    Online unknown
    Zugriff:
    View record in OpenAIRE (Volltext)
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  12. Detailansicht für Treffer 12 öffnen
    Impact of Scaling on CMOS Chip Failure Rate, and Design Rules for Hot Carrier Reliability
    Haggag, A. ; Hess, Karl ; et al.
    In: VLSI Design, Jg. 13 (2001), Heft 1, S. 111-115
    Online unknown
    Zugriff:
    View record in OpenAIRE (Volltext)
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  13. Detailansicht für Treffer 13 öffnen
    CMOS Delay and Power Model Equations for Simultaneous Transistor and Interconnect Wire Analysis and Optimization
    Lee, Sangho ; Greeneich, Edwin W.
    In: VLSI Design, Jg. 15 (2002), S. 619-628
    Online unknown
    Zugriff:
    Volltext (PDF)
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  14. Detailansicht für Treffer 14 öffnen
    Signal Coding and CMOS Gates for Combinational Functional Blocks of Very Deep Submicron Self-checking Circuits
    Ricco, Bruno ; Favalli, Michele ; et al.
    In: VLSI Design, Jg. 11 (2000), Heft 1, S. 23-34
    Online unknown
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  15. Detailansicht für Treffer 15 öffnen
    Delay Time Estimation Model for Large Digital CMOS Circuits
    Kim, Dong-Wook ; Choi, Tae-Yong
    In: VLSI Design, Jg. 11 (2000), S. 161-173
    Online unknown
    Zugriff:
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  16. Detailansicht für Treffer 16 öffnen
    A Fast ALU Design in CMOS for Low Voltage Operation
    Ashok Kumar Srivastava ; Govindarajan, D.
    In: VLSI Design, Jg. 14 (2002), Heft 4, S. 315-327
    Online unknown
    Zugriff:
    Volltext (PDF)
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  17. Detailansicht für Treffer 17 öffnen
    Current Testing of CMOS Combinational Circuits with Single Floating Gate Defects
    Champac, Victor ; Figueras, Joan
    In: VLSI Design, Jg. 5 (1997), Heft 3, S. 273-284
    Online unknown
    Zugriff:
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  18. Detailansicht für Treffer 18 öffnen
    Simulation of 0.35 μm/0.25 μm CMOS Technology Doping Profiles
    J. Van Houdt ; Lorenzini, M. ; et al.
    In: VLSI Design, Jg. 13 (2001), Heft 1, S. 459-463
    Online unknown
    Zugriff:
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  19. Detailansicht für Treffer 19 öffnen
    Accurate Power Estimation for Sequential CMOS Circuits Using Graph-based Methods
    Leeser, Miriam ; Ohm, Valerie
    In: VLSI Design, Jg. 12 (2001), S. 187-203
    Online unknown
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  20. Detailansicht für Treffer 20 öffnen
    Design a Bioamplifier with High CMRR.
    Hsiao, Yu-Ming ; Shiau, Miin-Shyue ; et al.
    In: VLSI Design, 2013, S. 1-5
    Online academicJournal
    Zugriff:
    Volltext (PDF)
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