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    Design of ultra‐low power AES encryption cores with silicon demonstration in SOTB CMOS process.
    Hoang, V.‐P. ; Dao, V.‐L. ; et al.
    In: Electronics Letters (Wiley-Blackwell), Jg. 53 (2017-11-01), Heft 23, S. 1512-1514
    Online academicJournal
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    2.5 mW 2.73 GHz non‐overlapping multi‐phase clock generator with duty‐cycle correction in 0.13 µm CMOS.
    Yu, Xiao‐Peng ; Fang, Yun ; et al.
    In: Electronics Letters (Wiley-Blackwell), Jg. 52 (2016-07-01), Heft 14, S. 1261-1262
    Online academicJournal
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    Pre‐emphasis transmitter (0.007 mm<superscript>2</superscript>, 8 Gbit/s, 0–14 dB) with improved data zero‐crossing accuracy in 65 nm CMOS.
    Chen, Y. ; Mak, P.‐I. ; et al.
    In: Electronics Letters (Wiley-Blackwell), Jg. 49 (2013-07-01), Heft 14, S. 929-930
    Online academicJournal
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    Pre‐emphasis transmitter (0.007 mm2, 8 Gbit/s, 0–14 dB) with improved data zero‐crossing accuracy in 65 nm CMOS.
    Chen, Y. ; Mak, P.‐I. ; et al.
    In: Electronics Letters (Wiley-Blackwell), Jg. 49 (2013-07-01), Heft 14, S. 929-930
    Online academicJournal
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    Low power radiation aware transistor level design using tri‐state inverter embedded non‐clock gating technique.
    Kamalakannan, Ramaian Subramanian ; Venkatachalam, Kuppusamy
    In: IET Circuits, Devices & Systems (Wiley-Blackwell), Jg. 13 (2019-10-01), Heft 7, S. 1063-1070
    academicJournal
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    Low supply voltage and multiphase all‐digital crystal‐less clock generator.
    Tu, Yo‐Hao ; Liu, Jen‐Chieh ; et al.
    In: IET Circuits, Devices & Systems (Wiley-Blackwell), Jg. 12 (2018-11-01), Heft 6, S. 720-725
    academicJournal
    Wie komme ich dran?
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    Calibration method to reduce the error in logarithmic conversion with its circuit implementation.
    Zhao, Zhou ; Srivastava, Ashok ; et al.
    In: IET Circuits, Devices & Systems (Wiley-Blackwell), Jg. 12 (2018-07-01), Heft 4, S. 301-308
    academicJournal
    Wie komme ich dran?
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    Design and Analysis of Power‐Efficient Quasi‐Adiabatic Ternary Content Addressable Memory (QATCAM).
    Durai, Jothi ; Rajagopal, Sivakumar ; et al.
    In: IET Circuits, Devices & Systems (Wiley-Blackwell), Jg. 14 (2020-10-01), Heft 7, S. 923-928
    academicJournal
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    Charge‐sharing bandpass filter with independent bandwidth and centre frequency adjustment.
    Ganji, H. ; Jannesari, A. ; et al.
    In: Electronics Letters (Wiley-Blackwell), Jg. 55 (2019-05-01), Heft 11, S. 638-640
    Online academicJournal
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  10. Detailansicht für Treffer 10 öffnen
    8–10 Gbit/s full synthesised continuous‐half‐rate reference‐less all‐digital CDR with sub‐harmonic frequency extraction.
    Yu, C. ; Lee, D. ; et al.
    In: Electronics Letters (Wiley-Blackwell), Jg. 54 (2018-10-01), Heft 21, S. 1156-1158
    Online academicJournal
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    Divider‐less SAR‐based ADDLL.
    Hwang, C.‐S. ; Chu, T.‐L. ; et al.
    In: Electronics Letters (Wiley-Blackwell), Jg. 54 (2018), Heft 2, S. 62-64
    Online academicJournal
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  12. Detailansicht für Treffer 12 öffnen
    Matrix phase detector for high bandwidth and low jitter frequency synthesis.
    Tajalli, A.
    In: Electronics Letters (Wiley-Blackwell), Jg. 53 (2017-07-01), Heft 15, S. 1031-1033
    Online academicJournal
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    Low‐power TDC scheme using DLL‐based gray counter for infrared imagers.
    Liu, Dahe ; Lu, Wengao ; et al.
    In: Electronics Letters (Wiley-Blackwell), Jg. 53 (2017-07-01), Heft 15, S. 922-924
    Online academicJournal
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    Digital LDO with 1‐bit ΔΣ modulation for low‐voltage clock generation systems.
    Song, Haixin ; Rhee, Woogeun ; et al.
    In: Electronics Letters (Wiley-Blackwell), Jg. 52 (2016-12-01), Heft 25, S. 2034-2036
    Online academicJournal
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  15. Detailansicht für Treffer 15 öffnen
    Design of ternary clock generator.
    Lang, Yan‐Feng ; Shen, Ji‐Zhong ; et al.
    In: Electronics Letters (Wiley-Blackwell), Jg. 50 (2014-07-01), Heft 14, S. 1052-1054
    Online academicJournal
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  16. Detailansicht für Treffer 16 öffnen
    Programmable fractional‐ratio frequency multiplying clock generator.
    Han, Sangwoo ; Kim, Jintae ; et al.
    In: Electronics Letters (Wiley-Blackwell), Jg. 50 (2014), Heft 1, S. 163-165
    Online academicJournal
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    Wide‐range (25 ns) and high‐resolution (48.8 ps) clock phase shifter.
    Wu, Guoying ; Yu, Bryan ; et al.
    In: Electronics Letters (Wiley-Blackwell), Jg. 49 (2013-05-01), Heft 10, S. 642-644
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    5 GHz all‐digital delay‐locked loop for future memory systems beyond double data rate 4 synchronous dynamic random access memory.
    Lee, Dongyeol ; Kim, Jongsun
    In: Electronics Letters (Wiley-Blackwell), Jg. 51 (2015-11-01), Heft 24, S. 1973-1975
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    Robust high‐multiplication factor MDLL using IIR filter‐based accumulated jitter reduction.
    Jee, D.‐W.
    In: Electronics Letters (Wiley-Blackwell), Jg. 54 (2018-06-01), Heft 12, S. 743-744
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    4.2 GHz 0.81 mW triple‐modulus prescaler based on true single‐phase clock.
    Jiang, Wenjian ; Yu, Fengqi
    In: Electronics Letters (Wiley-Blackwell), Jg. 52 (2016-06-01), Heft 13, S. 1007-1008
    Online academicJournal
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