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    A 10-Gb/s 275-fsec Jitter Cryo-CMOS Charge-Sampling CDR for Quantum Computing Application
    De Jong, L. ; Bas, J.I. ; et al.
    In: IEEE Microwave and Wireless Technology Letters, Jg. 33 (2023-06-01), Heft 6, S. 875-878
    Online academicJournal
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    A Sub-0.25-pJ/bit 47.6-to-58.8-Gb/s Reference-Less FD-Less Single-Loop PAM-4 Bang-Bang CDR With a Deliberate-Current-Mismatch Frequency Acquisition Technique in 28-nm CMOS
    Zhao, X. ; Chen, Y. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 57 (2022-05-01), Heft 5, S. 1358-1371
    Online academicJournal
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    Pseudo-Reference Counter-Based FLL for 6 Gb/s Reference-Less CDR in 65-nm CMOS
    Lee, S. ; Harjani, R. ; et al.
    In: IEEE Transactions on Circuits and Systems II: Express Briefs, Jg. 69 (2022-04-01), Heft 4, S. 2096-2100
    Online academicJournal
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    A 0.0285-mm2 0.68-pJ/bit Single-Loop Full-Rate Bang-Bang CDR Without Reference and Separate FD Pulling Off an 8.2-Gb/s/μs Acquisition Speed of the PAM-4 Input in 28-nm CMOS
    Zhao, X. ; Chen, Y. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 57 (2022-02-01), Heft 2, S. 546-561
    Online academicJournal
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    A 600-μm² Ring-VCO-Based Hybrid PLL Using a 30-μW Charge-Sharing Integrator in 28-nm CMOS
    Yang, S. ; Yin, J. ; et al.
    In: IEEE Transactions on Circuits and Systems II: Express Briefs, Jg. 68 (2021-09-01), Heft 9, S. 3108-3112
    Online academicJournal
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    A 0.003-mm2 440fsRMS-Jitter and −64dBc-Reference-Spur Ring-VCO-Based Type-I PLL Using a Current-Reuse Sampling Phase Detector in 28-nm CMOS
    Yang, Z. ; Chen, Y. ; et al.
    In: IEEE Transactions on Circuits and Systems I: Regular Papers, Jg. 68 (2021-06-01), Heft 6, S. 2307-2316
    Online academicJournal
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    Volltext
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    A Flexible 0.73–15.5 GHz Single LC VCO Clock Generator in 12 nm CMOS
    Xu, H. ; Luo, B. ; et al.
    In: IEEE Transactions on Circuits and Systems II: Express Briefs, Jg. 69 (2022-11-01), Heft 11, S. 4238-4242
    Online academicJournal
    Zugriff:
    Volltext
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    A 12–14.5-GHz 10.2-mW −249-dB FoM Fractional-N Subsampling PLL With a High-Linearity Phase Interpolator in 40-nm CMOS
    Chen, Y. ; Peng, P. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 30 (2022-05-01), Heft 5, S. 634-643
    Online academicJournal
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    A 73dB-A Audio VCO-ADC Based on a Maximum Length Sequence Generator in 130nm CMOS
    Perez, C. ; Quintero, A. ; et al.
    In: IEEE Transactions on Circuits and Systems II: Express Briefs, Jg. 68 (2021-10-01), Heft 10, S. 3194-3198
    Online academicJournal
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  10. Detailansicht für Treffer 10 öffnen
    A 7-nm FinFET CMOS PLL With 388-fs Jitter and −80-dBc Reference Spur Featuring a Track-and-Hold Charge Pump and Automatic Loop Gain Control
    Ko, C. ; Kuan, T. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 55 (2020-04-01), Heft 4, S. 1043-1050
    Online academicJournal
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  11. Detailansicht für Treffer 11 öffnen
    Single-Event Effects Characterization of LC-VCO PLLs in a 28-nm CMOS Technology
    Zhang, Z. ; Djahanshahi, H. ; et al.
    In: IEEE Transactions on Nuclear Science, Jg. 67 (2020-09-01), Heft 9, S. 2042-2050
    Online academicJournal
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  12. Detailansicht für Treffer 12 öffnen
    3.125-to-28.125 Gb/s 4.72 mW/Gb/s Multi- Standard Parallel Transceiver Supporting Channel-Independent Operation in 40-nm CMOS
    Yoon, J. ; Kwon, K. ; et al.
    In: IEEE Transactions on Circuits and Systems I: Regular Papers, Jg. 67 (2020-08-01), Heft 8, S. 2647-2658
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  13. Detailansicht für Treffer 13 öffnen
    A Low Noise Fault Tolerant Radiation Hardened 2.56 Gbps Clock-Data Recovery Circuit With High Speed Feed Forward Correction in 65 nm CMOS
    Biereigel, S. ; Kulis, S. ; et al.
    In: IEEE Transactions on Circuits and Systems I: Regular Papers, Jg. 67 (2020-05-01), Heft 5, S. 1438-1446
    Online academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    A Second-Order Purely VCO-Based CT $\Delta\Sigma$ ADC Using a Modified DPLL Structure in 40-nm CMOS
    Zhong, Y. ; Li, S. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 55 (2020-02-01), Heft 2, S. 356-368
    Online academicJournal
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  15. Detailansicht für Treffer 15 öffnen
    An 8.2 Gb/s-to-10.3 Gb/s Full-Rate Linear Referenceless CDR Without Frequency Detector in 0.18 μm CMOS
    Huang, S. ; Cao, J. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 50 (2015-09-01), Heft 9, S. 2048-2060
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  16. Detailansicht für Treffer 16 öffnen
    A Scalable 0.128–1 Tb/s, 0.8–2.6 pJ/bit, 64-Lane Parallel I/O in 32-nm CMOS
    Mansuri, M. ; Jaussi, J. E. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 48 (2013-12-01), Heft 12, S. 3229-3242
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  17. Detailansicht für Treffer 17 öffnen
    A Flexible, Low-Power Analog PLL for SoC and Processors in 14nm CMOS
    Shen, K. ; Syed Farooq, S.F. ; et al.
    In: IEEE Transactions on Circuits and Systems I: Regular Papers, Jg. 65 (2018-07-01), Heft 7, S. 2109-2117
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    A 38 Gb/s to 43 Gb/s Monolithic Optical Receiver in 65 nm CMOS Technology
    Chen, Y. ; Wang, Z. ; et al.
    In: IEEE Transactions on Circuits and Systems I: Regular Papers, Jg. 60 (2013-12-01), Heft 12, S. 3173-3181
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  19. Detailansicht für Treffer 19 öffnen
    A 40-Gb/s Full-Rate 2:1 MUX in 0.18- $\mu{\hbox {m}}$ CMOS
    Yazdi, A. ; Green, M. M.
    In: IEEE Transactions on Microwave Theory and Techniques, Jg. 59 (2011-11-01), Heft 11, S. 2879-2887
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    An 8.0-Gb/s HyperTransport Transceiver for 32-nm SOI-CMOS Server Processors
    Loke, A. L. S. ; Doyle, B. A. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 47 (2012-11-01), Heft 11, S. 2627-2642
    Online academicJournal
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