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759 Treffer

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  1. Detailansicht für Treffer 1 öffnen
    Tagged Repair Techniques for Defect Tolerance in Hybrid Nano/CMOS Architecture
    Srivastava, S. ; Melouki, A. ; et al.
    In: IEEE Transactions on Nanotechnology, Jg. 10 (2011-05-01), Heft 3, S. 424-432
    Online academicJournal
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    On-Chip Electrochemical Analysis System Using Nanoelectrodes and Bioelectronic CMOS Chip
    Zhu, X. ; Ahn, C.H.
    In: IEEE Sensors Journal, Jg. 6 (2006-10-01), Heft 5, S. 1280-1286
    Online academicJournal
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    Charge-sharing alleviation and detection for CMOS domino circuits
    Chang, Shih-Chieh ; Cheng, Ching-Hwa ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 20 (2001-02-01), Heft 2, S. 266-280
    Online academicJournal
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    Wie komme ich dran?
  4. Detailansicht für Treffer 4 öffnen
    A modeling technique for CMOS gates
    Chatzigeorgiou, A. ; Nikolaidis, S. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 18 (1999-05-01), Heft 5, S. 557-575
    Online academicJournal
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    Analysis of gate oxide shorts in CMOS circuits
    Hao, Hong ; McCluskey, E.J.
    In: IEEE Transactions on Computers, Jg. 42 (1993-12-01), Heft 12, S. 1510-1516
    Online academicJournal
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  6. Detailansicht für Treffer 6 öffnen
    A novel CMOS implementation of double-edge-triggered flip-flops
    Lu, S. L. ; Ercegovac, M.
    In: IEEE Journal of Solid-State Circuits, Jg. 25 (1990-08-01), Heft 4, S. 1008-1010
    Online academicJournal
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    Volltext
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  7. Detailansicht für Treffer 7 öffnen
    Computing optimal test sequences from complete test sets for stuck-open faults in CMOS circuits
    Chakravarty, S. ; Ravi, S.S.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 9 (1990-03-01), Heft 3, S. 329-331
    Online academicJournal
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  8. Detailansicht für Treffer 8 öffnen
    Corrections to “Settling Time Optimization for Three-Stage CMOS Amplifier Topologies” [Dec 09 2569-2582]
    Pugliese, A. ; Amoroso, F. A. ; et al.
    In: IEEE Transactions on Circuits and Systems I: Regular Papers, Jg. 57 (2010-07-01), Heft 7, S. 1812-1813
    Online academicJournal
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    Volltext
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    Graphene for CMOS and Beyond CMOS Applications
    BANERJEE, Sanjay K ; FRANKLIN, Leonard ; et al.
    In: NANOELECTRONICS RESEARCH FOR BEYOND CMOS INFORMATION PROCESSING, Jg. 98 (2010), Heft 12, S. 2032-2046
    Online academicJournal
    Zugriff:
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  10. Detailansicht für Treffer 10 öffnen
    Cell height driven transistor sizing in a cell based static CMOS module design
    Lin, How-Rern ; Hsu, Yu-Chin ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 31 (1996-05-01), Heft 5, S. 668-676
    Online academicJournal
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  11. Detailansicht für Treffer 11 öffnen
    Enhancing CMOS Using Nanoelectronic Devices: A Perspective on Hybrid Integrated Systems
    RICKETTS, David S ; BAIN, James A ; et al.
    In: NANOELECTRONICS RESEARCH FOR BEYOND CMOS INFORMATION PROCESSING, Jg. 98 (2010), Heft 12, S. 2061-2075
    Online academicJournal
    Zugriff:
    Volltext
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  12. Detailansicht für Treffer 12 öffnen
    A strongly code disjoint built-in current sensor for strongly fault-secure static CMOS realizations
    Lo, Jien-Chung ; Daly, J.C. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 14 (1995-11-01), Heft 11, S. 1402-1407
    Online academicJournal
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    Volltext
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  13. Detailansicht für Treffer 13 öffnen
    Growing Cells Atop Microelectronic Chips: Interfacing Electrogenic Cells In Vitro With CMOS-Based Microelectrode Arrays
    HIERLEMANN, Andreas ; FREY, Urs ; et al.
    In: Proceedings of the IEEE, Jg. 99 (2011), Heft 2, S. 252-284
    Online academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    A testable CMOS asynchronous counter
    Carson, G. ; Borriello, G.
    In: IEEE Journal of Solid-State Circuits, Jg. 25 (1990-08-01), Heft 4, S. 952-960
    Online academicJournal
    Zugriff:
    Volltext
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  15. Detailansicht für Treffer 15 öffnen
    Device and Architecture Outlook for Beyond CMOS Switches
    BERNSTEIN, Kerry ; CAVIN, Ralph K ; et al.
    In: NANOELECTRONICS RESEARCH FOR BEYOND CMOS INFORMATION PROCESSING, Jg. 98 (2010), Heft 12, S. 2169-2184
    Online academicJournal
    Zugriff:
    Volltext
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  16. Detailansicht für Treffer 16 öffnen
    Fault-tolerance techniques for hybrid CMOS/nanoarchitecture
    MELOUKI, A ; SRIVASTAVA, S ; et al.
    In: IET computers & digital techniques (Print), Jg. 4 (2010), Heft 3, S. 240-250
    academicJournal
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  17. Detailansicht für Treffer 17 öffnen
    A Novel Modeling and Evaluating for RTS Noise on CMOS Image Sensor in Motion Picture
    ZHANG, Deng ; RYU, Jegoon ; et al.
    In: IEICE transactions on information and systems, Jg. 93 (2010), Heft 2, S. 350-358
    academicJournal
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  18. Detailansicht für Treffer 18 öffnen
    An exact solution to the transistor sizing problem for CMOS circuits using convex optimization
    Sapatnekar, S.S. ; Rao, V.B. ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems, Jg. 12 (1993-11-01), Heft 11, S. 1621-1634
    Online academicJournal
    Zugriff:
    Volltext
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  19. Detailansicht für Treffer 19 öffnen
    Stereo vision system for moving object detecting and locating based on CMOS image sensor and DSP chip
    HUANG, Shiuh-Jer ; YING, Fu-Ren
    In: Pattern analysis and applications (Print), Jg. 15 (2012), Heft 2, S. 189-202
    Online academicJournal
    Zugriff:
    Full Text Finder (Volltext)
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  20. Detailansicht für Treffer 20 öffnen
    Neural CMOS-Integrated Circuit and Its Application to Data Classification
    CEM GÖKNAR, Izzet ; YILDIZ, Merih ; et al.
    In: IEEE transactions on neural networks and learning systems (Print), Jg. 23 (2012), Heft 5, S. 717-724
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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