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    A Two-Step Analog Accumulator for CMOS TDI Image Sensor With Temporal Undersampling Exposure Method
    Xu, Jiangtao ; Yao, Suying ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-03-01), S. 1104-1117
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    Poly-Si-Based Physical Unclonable Functions
    Tehranipoor, Mark ; Shakya, Bicky ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 25 (2017-11-01), S. 3207-3217
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    On the Implementation of Computation-in-Memory Parallel Adder
    Xie, Lei ; Hamdioui, Said ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 25 (2017-08-01), S. 2206-2219
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    A 2M1M Crossbar Architecture: Memory
    Ahmadi, Majid ; Amirsoleimani, Amirali ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 26 (2018-12-01), S. 2608-2618
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    Design and Synthesis of Self-Healing Memristive Circuits for Timing Resilient Processor Design
    Kong, Shuyu ; Gu, Jie ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 26 (2018-12-01), S. 2648-2660
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    Design Considerations for Energy-Efficient and Variation-Tolerant Nonvolatile Logic
    Yang, Jinghua ; Dengi, Aykut ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 26 (2018-12-01), S. 2628-2640
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    A Two-Dimensional Associative Processor
    Kurdahi, Fadi J. ; Hasan Erdem Yantir ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 26 (2018-09-01), S. 1659-1670
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    Application and Product-Volume-Specific Customization of BEOL Metal Pitch
    Martins, Mayler G. A. ; Mehmet Meric Isgenc ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 26 (2018-09-01), S. 1627-1636
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    Mitigating BTI-Induced Degradation in STT-MRAM Sensing Schemes
    Lin, Ing-Chao ; Xie, Yuan ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 26 (2018), S. 50-62
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    A 17.5-fJ/bit Energy-Efficient Analog SRAM for Mixed-Signal Processing
    Kim, Youchang ; Yoo, Hoi-Jun ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 25 (2017-10-01), S. 2714-2723
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    Negative Bias Temperature Instability and Gate Oxide Breakdown Modeling in Circuits With Die-to-Die Calibration Through Power Supply and Ground Signal Measurements
    Milor, Linda ; Cha, Soonyoung ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 25 (2017-08-01), S. 2271-2284
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  12. Detailansicht für Treffer 12 öffnen
    Logic-in-Memory With a Nonvolatile Programmable Metallization Cell
    Junsangsri, Pilin ; Lombardi, Fabrizio ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-02-01), S. 521-529
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    Design of Defect and Fault-Tolerant Nonvolatile Spintronic Flip-Flops
    Tahoori, Mehdi B. ; Bishnoi, Rajendra ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 25 (2017-04-01), S. 1421-1432
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    STT-RAM Energy Reduction Using Self-Referenced Differential Write Termination Technique
    Moradi, Farshad ; Peiravi, Ali ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 25 (2017-02-01), S. 476-487
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    Reliable Power Gating With NBTI Aging Benefits
    Yang, Sheng ; Rossi, Daniele ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-08-01), S. 2735-2744
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    Exploration of Low-Power High-SFDR Current-Steering D/A Converter Design Using Steep-Slope Heterojunction Tunnel FETs
    Li, Xueqing ; Liu, Huichu ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, 2015, S. 1-11
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    Low-Energy Write Operation for 1T-1MTJ STT-RAM Bitcells With Negative Bitline Technique
    Farkhani, Hooman ; Peiravi, Ali ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-04-01), S. 1593-1597
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    Design-Time Reliability Enhancement Using Hotspot Identification for RF Circuits
    Kitchen, Jennifer ; Bakkaloglu, Bertan ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-03-01), S. 1179-1183
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    Graph-Based Transistor Network Generation Method for Supergate Design
    Callegaro, Vinicius ; Ribas, Renato P. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-02-01), S. 692-705
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    A Comparator-Based Rail Clamp
    Venkatasubramanian, Ramachandran ; Ozev, Sule ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-04-01), S. 1493-1502
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