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    Tutorial: Design of High-Speed Nano-Scale CMOS Mixed-Voltage Digital I/O Buffer With High Reliability to PVTL Variations
    Wang, Chua-Chin
    In: IEEE Transactions on Circuits and Systems II: Express Briefs, Jg. 68 (2021-02-01), S. 562-567
    Online unknown
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    CMOS Backplane Pixel Circuit With Leakage and Voltage Drop Compensation for an Micro-LED Display Achieving 5000 PPI or Higher
    Jang, Jinwoong ; Seong, Jewoo ; et al.
    In: IEEE Access, Jg. 8 (2020), S. 49467-49476
    Online unknown
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    Various Issues and considerations for the Static Power Consumption in NANO-CMOS: Design Perspective
    Vaishali ; Ashwani Kumar Yadav ; et al.
    In: Materials Today: Proceedings, Jg. 10 (2019), S. 136-141
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    Leakage Current Compensation in Large Number of Inactive Synapses in a 130nm CMOS Process
    Holleman, Jeremy ; Hasan, Munir
    In: 2020 IEEE 63rd International Midwest Symposium on Circuits and Systems (MWSCAS), 2020-08-01
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    Ultra-Low Power 18-Transistor Fully Static Contention-Free Single-Phase Clocked Flip-Flop in 65-nm CMOS
    Cai, Yunpeng ; Savanth, Anand ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 54 (2019-02-01), S. 550-559
    Online unknown
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    A 90-nm CMOS 800 MHz 2 $$\times$$ × VDD output buffer with leakage detection and output current self-adjustment
    Wang, Chua-Chin ; Lin, Wei ; et al.
    In: Analog Integrated Circuits and Signal Processing, Jg. 97 (2018-08-13), S. 343-350
    Online unknown
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    Design and Analysis of LIM Hybrid MTJ/CMOS Logic Gates
    Bhat, Somashekara ; Vinod Kumar Joshi ; et al.
    In: 2020 5th International Conference on Devices, Circuits and Systems (ICDCS), 2020-03-01
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    Current Status of Reliability in Extended and Beyond CMOS Devices
    Ahmad Ehteshamul Islam
    In: IEEE Transactions on Device and Materials Reliability, Jg. 16 (2016-12-01), S. 647-666
    Online unknown
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    Estimation of leakage power and delay in CMOS circuits using parametric variation
    Tanwar, Anand ; Pandey, V. S. ; et al.
    In: Perspectives in Science, Jg. 8 (2016-09-01), S. 760-763
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    Design of gate-leakage-based timer using an amplifier-less replica-bias switching technique in 55-nm DDC CMOS
    Niitsu, Kiichi ; Kobayashi, Atsuki ; et al.
    In: Proceedings of the 24th Asia and South Pacific Design Automation Conference, 2019-01-21
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  11. Detailansicht für Treffer 11 öffnen
    Dynamic Threshold Sleep Transistor Technique for High Speed and Low Leakage in CMOS Circuits
    Chaudhury, Saurabh ; Lorenzo, Rohit
    In: Circuits, Systems, and Signal Processing, Jg. 36 (2016-10-24), S. 2654-2671
    Online unknown
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    LCNT-an approach to minimize leakage power in CMOS integrated circuits
    Chaudhury, Saurabh ; Lorenzo, Rohit
    In: Microsystem Technologies, Jg. 23 (2016-05-27), S. 4245-4253
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    Design and Analysing the Various Parameters of CMOS Circuit’s under Bi-Triggering Method Using Cadence Tools
    Lakshmiprabha, V. ; Prabhu, N. ; et al.
    In: Circuits and Systems, 2016, S. 2622-2632
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  14. Detailansicht für Treffer 14 öffnen
    Leakage Power Reduction in CMOS Logic Circuits Using Stack ONOFIC Technique
    Avinash Sharan Mishra ; Kumar, Chanchal ; et al.
    In: 2018 Second International Conference on Intelligent Computing and Control Systems (ICICCS), 2018-06-01
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  15. Detailansicht für Treffer 15 öffnen
    A 350-mV, under-200-ppm allan deviation floor gate-leakage-based timer using an amplifier-less replica-bias switching technique in 55-nm DDC CMOS
    Hayashi, Kenya ; Kobayashi, Atsuki ; et al.
    In: 2018 IEEE Custom Integrated Circuits Conference (CICC), 2018-04-01
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  16. Detailansicht für Treffer 16 öffnen
    Analysis of the area efficient transmission gate power clamp in 65nm CMOS process
    Zhe, Gao ; Chao, Liang ; et al.
    In: 2016 13th IEEE International Conference on Solid-State and Integrated Circuit Technology (ICSICT), 2016-10-01
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  17. Detailansicht für Treffer 17 öffnen
    Can Beyond-CMOS Devices Illuminate Dark Silicon?
    X. Sharon Hu ; Nahas, Joseph J. ; et al.
    In: Proceedings of the 2016 Design, Automation & Test in Europe Conference & Exhibition (DATE), 2016
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    Optimizing Power in Sequential Circuits by Reducing Leakage Current using Enhanced Multi Threshold CMOS
    A. Vinaya Babu ; Sreenivasulu, P. ; et al.
    In: Indian Journal of Science and Technology, Jg. 9 (2016-09-29)
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    Low power CMOS inverter in nanometer technology
    Mali, Swapnil G. ; Gatkal, Rudraksh
    In: 2016 International Conference on Communication and Signal Processing (ICCSP), 2016-04-01
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    Stacked transistor based multimode power efficient MTCMOS full adder design in 90nm CMOS technology
    Dubey, Richa ; Solanki, Sneha ; et al.
    In: 2016 International Conference on Communication and Signal Processing (ICCSP), 2016-04-01
    Online unknown
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