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    Device Modeling of MgO-Barrier Tunneling Magnetoresistors for Hybrid Spintronic-CMOS
    Zuo, Siming ; Heidari, Hadi ; et al.
    In: IEEE Electron Device Letters, Jg. 39 (2018-11-01), S. 1784-1787
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    Assessment of Germanane Field-Effect Transistors for CMOS Technology
    Yoon, Youngki ; AlMutairi, AbdulAziz ; et al.
    In: IEEE Electron Device Letters, Jg. 38 (2017-12-01), S. 1743-1746
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    High-Responsivity Si Photodiodes at 1060 nm in Standard CMOS Technology
    Zhou, Hongyi ; He, Xiaoying ; et al.
    In: IEEE Electron Device Letters, Jg. 39 (2018-02-01), S. 228-231
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    Impact of Series Resistance on Bulk CMOS Current Matching Over the 5–300K Temperature Range
    Nguyen Cong Dao ; Leong, Philip H. W. ; et al.
    In: IEEE Electron Device Letters, Jg. 38 (2017-07-01), S. 847-850
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    Charge Trap Transistor (CTT): An Embedded Fully Logic-Compatible Multiple-Time Programmable Non-Volatile Memory Element for High- $k$ -Metal-Gate CMOS Technologies
    Khan, Faraz ; Iyer, Subramanian S. ; et al.
    In: IEEE Electron Device Letters, Jg. 38 (2017), S. 44-47
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    A Self-Aligned Gate-Last Process Applied to All-III–V CMOS on Si
    Svensson, Johannes ; Jönsson, Adam ; et al.
    In: IEEE Electron Device Letters, 2018
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    An Experimental Demonstration of GaN CMOS Technology
    Chen, Mary ; Li, Ray ; et al.
    In: IEEE Electron Device Letters, Jg. 37 (2016-03-01), S. 269-271
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    A Sub-150- BEOL-Embedded CMOS-MEMS Oscillator With a 138-dB Ultra-Low-Noise TIA
    Li, Ming-Huang ; Li, Sheng-Shian ; et al.
    In: IEEE Electron Device Letters, Jg. 37 (2016-05-01), S. 648-651
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    Carbon Nanotube Contact Plug on Silicide for CMOS Compatible Interconnect
    Chan, Mansun ; Zhou, Changjian ; et al.
    In: IEEE Electron Device Letters, 2016, S. 1-1
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    Modeling of Edge Scattering in Graphene Interconnects
    Asselberghs, Inge ; Wu, Xiangyu ; et al.
    In: IEEE Electron Device Letters, Jg. 39 (2018-07-01), S. 1085-1088
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    The <tex-math notation='LaTeX'>$\gamma $ </tex-math> -Fe2O3Nanoparticle Assembly-Based Memristor Ratioed Logic and Its Optical Tuning
    Mo, Hyun-Sun ; Jun Tae Jang ; et al.
    In: IEEE Electron Device Letters, Jg. 37 (2016-08-01), S. 986-989
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    Time-Resolved Measurement of Negative Capacitance
    Ni, Kai ; Zhang, Jianchi ; et al.
    In: IEEE Electron Device Letters, Jg. 39 (2018-02-01), S. 272-275
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    1-V Full-Swing Depletion-Load a-In–Ga–Zn–O Inverters for Back-End-of-Line Compatible 3D Integration
    Chi, Li-Jen ; Hou, Tuo-Hung ; et al.
    In: IEEE Electron Device Letters, Jg. 37 (2016-04-01), S. 441-444
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    Flexible Complementary Oxide–Semiconductor-Based Circuits Employing n-Channel ZnO and p-Channel SnO Thin-Film Transistors
    Cheng, I-Chun ; Tsai, Feng-Yu ; et al.
    In: IEEE Electron Device Letters, Jg. 37 (2016), S. 46-49
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    Normally-Off MOS-HFET on AlGaN/GaN-on-Si(110) Grown by NH3MBE
    Seo, Kwang-Seok ; Jo, Min-Gi ; et al.
    In: IEEE Electron Device Letters, Jg. 37 (2016-12-01), S. 1613-1616
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    An Ultra-Short Channel Monolayer MoS2 FET Defined By the Curvature of a Thin Nanowire
    Kang, Jiahao ; Cao, Wei ; et al.
    In: IEEE Electron Device Letters, Jg. 37 (2016-11-01), S. 1497-1500
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    Intrinsic speed limit of negative capacitance transistors
    Alexander John Rosner ; Salahuddin, Sayeef ; et al.
    In: IEEE Electron Device Letters, Jg. 38 (2017-09-01), S. 1328-1330
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    Multilevel Anti-Fuse Cells by Progressive Rupturing of the High- <tex-math notation='LaTeX'>$\kappa $ </tex-math> Gate Dielectric in FinFET Technologies
    Chrong Jung Lin ; Jo En Yuan ; et al.
    In: IEEE Electron Device Letters, Jg. 37 (2016-09-01), S. 1120-1122
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    p-MOSFET and n-MOSFET prepared by ICP-assisted hot wire implantation doping technique
    Wu, Chia-En ; Chen, Ying-Tsung ; et al.
    In: IEEE Electron Device Letters, 2016, S. 1-1
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    Realizing Logic Functions Using Single Double-Gate Tunnel FETs: A Simulation Study
    Saurabh, Sneh ; Banerjee, Saptak ; et al.
    In: IEEE Electron Device Letters, Jg. 39 (2018-05-01), S. 773-776
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