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    An Energy Efficient, Mismatch Tolerant Offset Compensating Hybrid MTJ/CMOS Magnetic Full Adder.
    Shukla, Pratiksha ; Kumar, Pramod ; et al.
    In: IEEE Transactions on Circuits & Systems. Part II: Express Briefs, Jg. 69 (2022-11-01), Heft 11, S. 4548-4552
    Online academicJournal
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    Volltext
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    An Efficient and Flexible Hardware Implementation of the Dual-Field Elliptic Curve Cryptographic Processor.
    Liu, Zilong ; Liu, Dongsheng ; et al.
    In: IEEE Transactions on Industrial Electronics, Jg. 64 (2017-03-01), Heft 3, S. 2353-2362
    Online academicJournal
    Zugriff:
    Volltext
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    An 11 GS/s 1.1 GHz Bandwidth Interleaved ΔΣ DAC for 60 GHz Radio in 65 nm CMOS.
    Bhide, Ameya ; Alvandpour, Atila
    In: IEEE Journal of Solid-State Circuits, Jg. 50 (2015-10-01), Heft 10, S. 2306-2318
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  4. Detailansicht für Treffer 4 öffnen
    A 65 nm Cryptographic Processor for High Speed Pairing Computation.
    Han, Jun ; Li, Yang ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 23 (2015-04-01), Heft 4, S. 692-701
    Online academicJournal
    Zugriff:
    Volltext
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    Feedback delay reduction of Tomlinson–Harashima precoder in 14 nm CMOS via pipelined MAC units operated entirely with CSA arithmetic.
    Kossel, M. ; Brändli, M. ; et al.
    In: Electronics Letters (Wiley-Blackwell), Jg. 52 (2016-11-01), Heft 23, S. 1906-1908
    Online academicJournal
    Zugriff:
    Full Text Finder (Volltext)
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    TALIPOT: Energy-Efficient DNN Booster Employing Hybrid Bit Parallel-Serial Processing in MSB-First Fashion.
    Karadeniz, Mahmut Burak ; Altun, Mustafa
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 41 (2022-08-01), Heft 8, S. 2714-2727
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  7. Detailansicht für Treffer 7 öffnen
    Posit Process Element for Using in Energy-Efficient DNN Accelerators.
    Zolfagharinejad, Mohamadreza ; Kamal, Mehdi ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 30 (2022-06-01), Heft 6, S. 844-848
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  8. Detailansicht für Treffer 8 öffnen
    Hybrid Logical Effort for Hybrid Logic Style Full Adders in Multistage Structures.
    basireddy, hareesh-reddy ; challa, Karthikeya ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 27 (2019-05-01), Heft 5, S. 1138-1147
    Online academicJournal
    Zugriff:
    Volltext
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    Efficient Design of Vedic Square Calculator Using Quantum Dot Cellular Automata (QCA).
    Khan, Angshuman ; Bahar, Ali Newaz ; et al.
    In: IEEE Transactions on Circuits & Systems. Part II: Express Briefs, Jg. 69 (2022-03-01), Heft 3, S. 1587-1591
    Online academicJournal
    Zugriff:
    Volltext
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  10. Detailansicht für Treffer 10 öffnen
    An 8-b Multiplier Using Single-Stage Full Adder Cell in Single-Flux-Quantum Circuit Technology.
    Cong, Haolin ; Li, Mingye ; et al.
    In: IEEE Transactions on Applied Superconductivity, Jg. 31 (2021-09-01), Heft 6, S. 1-10
    Online academicJournal
    Zugriff:
    Volltext
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  11. Detailansicht für Treffer 11 öffnen
    Constant-Time Synchronous Binary Counter With Minimal Clock Period.
    Hyun, Yujin ; Park, In-Cheol
    In: IEEE Transactions on Circuits & Systems. Part II: Express Briefs, Jg. 68 (2021-07-01), Heft 7, S. 2645-2649
    Online academicJournal
    Zugriff:
    Volltext
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  12. Detailansicht für Treffer 12 öffnen
    A High-Performance and Low-Cost Montgomery Modular Multiplication Based on Redundant Binary Representation.
    Li, Bing ; Wang, Jinlei ; et al.
    In: IEEE Transactions on Circuits & Systems. Part II: Express Briefs, Jg. 68 (2021-07-01), Heft 7, S. 2660-2664
    Online academicJournal
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  13. Detailansicht für Treffer 13 öffnen
    A 96dB Dynamic Range 2kHz Bandwidth 2nd Order Delta-Sigma Modulator Using Modified Feed-Forward Architecture With Delayed Feedback.
    Han, Ju-Hye ; Cho, Kang-Il ; et al.
    In: IEEE Transactions on Circuits & Systems. Part II: Express Briefs, Jg. 68 (2021-05-01), Heft 5, S. 1645-1649
    Online academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    Performance Analysis of a Low-Power High-Speed Hybrid 1-bit Full Adder Circuit.
    Bhattacharyya, Partha ; Kundu, Bijoy ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 23 (2015-10-01), Heft 10, S. 2001-2008
    Online academicJournal
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    Volltext
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    Optimized Memristor-Based Multipliers.
    Guckert, Lauren ; Swartzlander, Earl E.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 64 (2017-02-01), Heft 2, S. 373-385
    Online serialPeriodical
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  16. Detailansicht für Treffer 16 öffnen
    Glitch-Optimized Circuit Blocks for Low-Power High-Performance Booth Multipliers.
    Ranasinghe, Anuradha Chathuranga ; Gerez, Sabih H.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 28 (2020-09-01), Heft 9, S. 2028-2041
    Online academicJournal
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    High-Speed Hybrid-Logic Full Adder Using High-Performance 10-T XOR–XNOR Cell.
    Kandpal, Jyoti ; Tomar, Abhishek ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 28 (2020-06-01), Heft 6, S. 1413-1422
    Online academicJournal
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    Design of Approximate Booth Squarer for Error-Tolerant Computing.
    Manikantta Reddy, K. ; Vasantha, M. H. ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 28 (2020-05-01), Heft 5, S. 1230-1241
    Online academicJournal
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    A Second-Order $\Delta\Sigma$ Time-to-Digital Converter Using Highly Digital Time-Domain Arithmetic Circuits.
    Kim, Dongin ; Kim, Kwangseok ; et al.
    In: IEEE Transactions on Circuits & Systems. Part II: Express Briefs, Jg. 66 (2019-10-01), Heft 10, S. 1643-1647
    Online academicJournal
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  20. Detailansicht für Treffer 20 öffnen
    High-Speed Area-Efficient VLSI Architecture of Three-Operand Binary Adder.
    Panda, Amit Kumar ; Palisetty, Rakesh ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 67 (2020-11-01), Heft 11, S. 3944-3953
    Online serialPeriodical
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