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    Numerical analysis of the new Implant-Free Quantum-Well CMOS: DualLogic approach
    BENBAKHTI, Brahim ; CHAN, Kahhou ; et al.
    In: Solid-state electronics, Jg. 63 (2011), Heft 1, S. 14-18
    academicJournal
    Wie komme ich dran?
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    Ultra-compact high-linearity high-power fully integrated DC-20-GHz 0.18-μm CMOS T/R switch
    YALIN, JIN ; NGUYEN, Cam
    In: IEEE transactions on microwave theory and techniques, Jg. 55 (2007), Heft 1, S. 30-36
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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    Novel approach to reduce source/drain series and contact resistance in high-performance UTSOI CMOS devices using selective electrodeless CoWP or CoB process
    PAN, James ; TOPOL, Anna ; et al.
    In: IEEE electron device letters, Jg. 28 (2007), Heft 8, S. 691-693
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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    High performance and low power transistors integrated in 65nm bulk CMOS technology
    LUO, Z ; STEEGEN, A ; et al.
    In: IEEE International Electron Devices Meeting 2004 (IEDM technical digest), 2004, S. 661-664
    Konferenz
    Wie komme ich dran?
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    Effects of Forward Body Bias on High-Frequency Noise in 0.18-μm CMOS Transistors
    HAO, SU ; HONG, WANG ; et al.
    In: Special Issue on 2008 Radio Frequency Integrated Circuits (RFIC) Symposium, Jg. 57 (2009), Heft 4, S. 972-979
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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    Fabrication of Bulk-Si FinFET using CMOS compatible process
    ZHOU, HUAJIE ; SONG, YI ; et al.
    In: Microelectronic engineering, Jg. 94 (2012), S. 26-28
    academicJournal
    Wie komme ich dran?
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    High-Performance Silicon Nanowire Gate-All-Around nMOSFETs Fabricated on Bulk Substrate Using CMOS-Compatible Process
    YI, SONG ; HUAJIE, ZHOU ; et al.
    In: IEEE electron device letters, Jg. 31 (2010), Heft 12, S. 1377-1379
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  8. Detailansicht für Treffer 8 öffnen
    Integration of a 90nm RF CMOS technology (200GHz fmax - 150GHz fT NMOS) demonstrated on a 5GHz LNA
    JEAMSAKSIRI, W ; MERCHA, A ; et al.
    In: 2004 Symposium on VLSI Technology (digest of technical papers), , S. 100-101
    Konferenz
    Wie komme ich dran?
  9. Detailansicht für Treffer 9 öffnen
    A simplified hybrid orientation technology (SHOT) for high performance CMOS
    DORIS, B ; ZHANG, Y ; et al.
    In: 2004 Symposium on VLSI Technology (digest of technical papers), , S. 86-87
    Konferenz
    Wie komme ich dran?
  10. Detailansicht für Treffer 10 öffnen
    A hp22 nm node low operating power (LOP) technology with Sub-10 nm gate length planar bulk CMOS devices
    YASUTAKE, N ; OHUCHI, K ; et al.
    In: 2004 Symposium on VLSI Technology (digest of technical papers), , S. 84-85
    Konferenz
    Wie komme ich dran?
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    Narrow-Width Effect on High-Frequency Performance and RF Noise of Sub-40-nm Multifinger nMOSFETs and pMOSFETs
    YEH, Kuo-Liang ; GUO, Jyh-Chyurn
    In: I.E.E.E. transactions on electron devices, Jg. 60 (2013), Heft 1, S. 109-116
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
  12. Detailansicht für Treffer 12 öffnen
    Analysis of scaling strategies for sub-30 nm double-gate SOI N-MOSFETs
    BARIN, Nicola ; BRACCIOLI, Marco ; et al.
    In: IEEE transactions on nanotechnology, Jg. 6 (2007), Heft 4, S. 421-430
    Online academicJournal
    Zugriff:
    Volltext
    Wie komme ich dran?
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    Accumulation-mode gate-all-around si nanowire nMOSFETs with sub-5 nm cross-section and high uniaxial tensile strain
    NAJMZADEH, M ; BOUVET, D ; et al.
    In: Selected Papers from the ESSDERC 2011 Conference, Jg. 74 (2012), S. 114-120
    academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    Highly manufacturable advanced gate-stack technology for sub-45-nm self-aligned gate-first CMOSFETs
    SONG, Seung-Chul ; ZHIBO, ZHANG ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 53 (2006), Heft 5, S. 979-989
    Online academicJournal
    Zugriff:
    Volltext
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  15. Detailansicht für Treffer 15 öffnen
    Operating Voltage Constraints in 45-nm SOI nMOSFETs and Cascode Cores
    ARORA, Rajan ; CRESSLER, John D
    In: I.E.E.E. transactions on electron devices, Jg. 60 (2013), Heft 1, S. 132-139
    Online academicJournal
    Zugriff:
    Volltext
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  16. Detailansicht für Treffer 16 öffnen
    Investigation of Metallized Source/Drain Extension for High-Performance Strained NMOSFETs
    WANG, Tzu-Juei ; KO, Chih-Hsin ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 55 (2008), Heft 11, S. 3221-3226
    Online academicJournal
    Zugriff:
    Volltext
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  17. Detailansicht für Treffer 17 öffnen
    Enhanced strain effects in 25-nm gate-length thin-body nMOSFETs with silicon-carbon source/drain and tensile-stress liner
    ANG, Kah-Wee ; CHUI, King-Jien ; et al.
    In: IEEE electron device letters, Jg. 28 (2007), Heft 4, S. 301-304
    Online academicJournal
    Zugriff:
    Volltext
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    Controlled misfit dislocation technology in strained silicon MOSFETs
    SAN LEIN, WU ; YEN PING, WANG ; et al.
    In: Semiconductor science and technology, Jg. 21 (2006), Heft 1, S. 44-47
    Online academicJournal
    Zugriff:
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    Monte carlo simulation of p- and n-channel GOI MOSFETs by solving the quantum boltzmann equation
    GANG, DU ; XIAOYAN, LIU ; et al.
    In: I.E.E.E. transactions on electron devices, Jg. 52 (2005), Heft 10, S. 2258-2264
    Online academicJournal
    Zugriff:
    Volltext
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