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    A 28 nm CMOS Triple-Latch Feed-Forward Dynamic Comparator With <27 ps / 1 V and <70 ps / 0.6 V Delay at 5 mV-Sensitivity.
    Ramkaj, Athanasios T. ; Pelgrom, Marcel J. M. ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 69 (2022-11-01), Heft 11, S. 4404-4414
    Online serialPeriodical
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    A 1.5-GS/s 6-bit Single-Channel Loop-Unrolled SAR ADC With Speculative CDAC Switching Control Technique in 28-nm CMOS.
    Lee, Eunsang ; Pyo, Changhyun ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 69 (2022-10-01), Heft 10, S. 3954-3964
    Online serialPeriodical
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    Volltext
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    A 6-Bit 1.5-GS/s SAR ADC With Smart Speculative Two-Tap Embedded DFE in 130-nm CMOS for Wireline Receiver Applications.
    Mahmoudi, Azad ; Torkzadeh, Pooya ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 29 (2021-05-01), Heft 5, S. 871-882
    Online academicJournal
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    A 40-nm CMOS 7-b 32-GS/s SAR ADC With Background Channel Mismatch Calibration.
    Jo, Dong-Shin ; Sung, Ba-Ro-Saim ; et al.
    In: IEEE Transactions on Circuits & Systems. Part II: Express Briefs, Jg. 67 (2020-04-01), Heft 4, S. 610-614
    Online academicJournal
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    Volltext
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    A 10.7b 300MS/s Two-Step Digital-Slope ADC in 65nm CMOS.
    Peng, Chun-Chieh ; Chu, Ta-Shun
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 67 (2020-09-01), Heft 9, S. 2948-2959
    Online serialPeriodical
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    Volltext
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    A 20 k-to-100kS/s Sub-$\mu$W 9.5b-ENOB Asynchronous SAR ADC for Energy-Harvesting Body Sensor Node SoCs in 0.18-$\mu$m CMOS.
    Hwang, Young-Ha ; Park, Jun-Eun ; et al.
    In: IEEE Transactions on Circuits & Systems. Part II: Express Briefs, Jg. 65 (2018-12-01), Heft 12, S. 1814-1818
    Online academicJournal
    Zugriff:
    Volltext
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    A 6-bit 1.3-GS/s Ping-Pong Domino-SAR ADC in 55-nm CMOS.
    Chung, Yung-Hui ; Rih, Wei-Shu ; et al.
    In: IEEE Transactions on Circuits & Systems. Part II: Express Briefs, Jg. 65 (2018-08-01), Heft 8, S. 999-1003
    Online academicJournal
    Zugriff:
    Volltext
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    A 1.25-GS/s 7-b SAR ADC With 36.4-dB SNDR at 5 GHz Using Switch-Bootstrapping, USPC DAC and Triple-Tail Comparator in 28-nm CMOS.
    Ramkaj, Athanasios T. ; Strackx, Maarten ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 53 (2018-07-01), Heft 7, S. 1889-1901
    Online academicJournal
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    An 11-bit 100-MS/s Subranged-SAR ADC in 65-nm CMOS.
    Chung, Yung-Hui ; Yen, Chia-Wei
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 25 (2017-12-01), Heft 12, S. 3434-3443
    Online academicJournal
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    Volltext
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  10. Detailansicht für Treffer 10 öffnen
    A 0.95-mW 6-b 700-MS/s Single-Channel Loop-Unrolled SAR ADC in 40-nm CMOS.
    Chen, Long ; Ragab, Kareem ; et al.
    In: IEEE Transactions on Circuits & Systems. Part II: Express Briefs, Jg. 64 (2017-03-01), Heft 3, S. 244-248
    Online academicJournal
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  11. Detailansicht für Treffer 11 öffnen
    A 1-GS/s 9-bit Zero-Crossing-Based Pipeline ADC Using a Resistor as a Current Source.
    Kim, Young-Hwa ; Cho, Seong ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-07-01), Heft 7, S. 2570-2579
    Online academicJournal
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    A Continuous-Time Sturdy-MASH \Delta\Sigma Modulator in 28 nm CMOS.
    Yoon, Do-Yeon ; Ho, Stacy ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 50 (2015-12-01), Heft 12, S. 2880-2890
    Online academicJournal
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    Ultralow-Voltage High-Speed Flash ADC Design Strategy Based on FoM-Delay Product.
    Lin, James ; Mano, Ibuki ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 23 (2015-08-01), Heft 8, S. 1518-1527
    Online academicJournal
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    14 GSps Four-Bit Noninterleaved Data Converter Pair in 90 nm CMOS With Built-In Eye Diagram Testability.
    Hong, Hao-Chiao ; Chen, Yung-Shun ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 22 (2014-06-01), Heft 6, S. 1238-1247
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    A 10-GS/s 8-bit 2850-μm 2 Two-Step Time-Domain ADC With Speed and Efficiency Enhanced by the Delay-Tracking Pipelined-SAR TDC.
    Liu, Juzheng ; Hassanpourghadi, Mohsen ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 57 (2022-12-01), Heft 12, S. 3757-3767
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    Fundamental Limits on Energy-Delay-Accuracy of In-Memory Architectures in Inference Applications.
    Gonugondla, Sujan K. ; Sakr, Charbel ; et al.
    In: IEEE Transactions on Computer-Aided Design of Integrated Circuits & Systems, Jg. 41 (2022-10-01), Heft 10, S. 3188-3201
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    A 13-Bit ENOB Third-Order Noise-Shaping SAR ADC Employing Hybrid Error Control Structure and LMS-Based Foreground Digital Calibration.
    Zhang, Qihui ; Ning, Ning ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 57 (2022-07-01), Heft 7, S. 2181-2195
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    A 625kHz-BW, 79.3dB-SNDR Second-Order Noise-Shaping SAR ADC Using High-Efficiency Error-Feedback Structure.
    Yi, Pinyun ; Liang, Yuhua ; et al.
    In: IEEE Transactions on Circuits & Systems. Part II: Express Briefs, Jg. 69 (2022-03-01), Heft 3, S. 859-863
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    A CT 2–2 MASH ΔΣ ADC With Multi-Rate LMS-Based Background Calibration and Input-Insensitive Quantization-Error Extraction.
    Fukazawa, Mitsuya ; Oshima, Takashi ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 56 (2021-10-01), Heft 10, S. 2943-2955
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    An 8-bit 10-GHz 21-mW Time-Interleaved SAR ADC With Grouped DAC Capacitors and Dual-Path Bootstrapped Switch.
    Swindlehurst, Eric ; Jensen, Hunter ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 56 (2021-08-01), Heft 8, S. 2347-2359
    Online academicJournal
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