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    Pipelined extended-counting ${\bf I\Delta \Sigma}$IΔΣ for 3D-stacked CMOS image sensors.
    Callens, N. ; Lefebvre, J. ; et al.
    In: Electronics Letters (Wiley-Blackwell), Jg. 56 (2020-11-12), Heft 23, S. 1239-1241
    Online academicJournal
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    11 b 200 MS/s 28‐nm CMOS 2b/cycle successive‐approximation register analogue‐to‐digital converter using offset‐mismatch calibrated comparators.
    Lee, Jaehyuk ; Boo, Junho ; et al.
    In: Electronics Letters (Wiley-Blackwell), Jg. 59 (2023-08-01), Heft 15, S. 1-3
    Online academicJournal
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    Low‐power column counter with a logical‐shift algorithm for CMOS image sensors.
    Park, K. ; Kim, S.Y.
    In: Electronics Letters (Wiley-Blackwell), Jg. 56 (2020-03-01), Heft 5, S. 232-234
    Online academicJournal
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    Highly digital 1 GS/s 7‐bit PWM ADC in 65 nm CMOS using time‐domain quantisation.
    Saha, A. ; Harjani, R.
    In: Electronics Letters (Wiley-Blackwell), Jg. 54 (2018-10-01), Heft 21, S. 1204-1206
    Online academicJournal
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    6.25 GHz, 1 mV input resolution auxiliary circuit assisted comparator in 65 nm CMOS process.
    Rajkumar Kala, Siddharth ; Chandaka, Sushma ; et al.
    In: IET Circuits, Devices & Systems (Wiley-Blackwell), Jg. 14 (2020-05-01), Heft 3, S. 340-346
    academicJournal
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    1.2 V 10‐bits 40 MS/s CMOS SAR ADC for low‐power applications.
    Lu, Chi‐Chang ; Huang, Ding‐Ke
    In: IET Circuits, Devices & Systems (Wiley-Blackwell), Jg. 13 (2019-09-01), Heft 6, S. 857-862
    academicJournal
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    12 b 50 MS/s 0.18 μm CMOS SAR ADC based on highly linear C‐R hybrid DAC.
    Park, J.‐S. ; Kim, D.‐H. ; et al.
    In: Electronics Letters (Wiley-Blackwell), Jg. 56 (2020-02-01), Heft 3, S. 119-121
    Online academicJournal
    Zugriff:
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    14.5 fJ/conversion‐step 9‐bit 100‐kS/s non‐binary weighted dual capacitor array based area and energy efficient SAR ADC in 90 nm CMOS.
    Narasimaiah, Jagadish Dasarahalli ; Bhat, Mujoor Shankaranarayana
    In: IET Circuits, Devices & Systems (Wiley-Blackwell), Jg. 12 (2018-11-01), Heft 6, S. 671-680
    academicJournal
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    Low‐power 10‐bit 100 MS/s pipelined ADC in digital CMOS technology.
    Singh, Anil ; Rawat, Veena ; et al.
    In: IET Circuits, Devices & Systems (Wiley-Blackwell), Jg. 11 (2017-11-01), Heft 6, S. 589-596
    academicJournal
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    Calibrated 10 b 28 nm CMOS SAR ADC based on integer‐based split capacitors.
    Lee, E.‐C. ; An, T.‐J. ; et al.
    In: Electronics Letters (Wiley-Blackwell), Jg. 54 (2018-04-01), Heft 7, S. 414-416
    Online academicJournal
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    Dual CDS scheme embedded in SAR‐based ADCs for low‐noise CMOS imagers without a PGA.
    Kim, M.‐K. ; Hong, S.‐K. ; et al.
    In: Electronics Letters (Wiley-Blackwell), Jg. 53 (2017), Heft 1, S. 16-18
    Online academicJournal
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    Dual‐mode wide‐range linear CMOS interface circuit for resistive sensors.
    Kim, Sung‐Woo ; Eom, Won‐Jin ; et al.
    In: Electronics Letters (Wiley-Blackwell), Jg. 50 (2014-10-01), Heft 22, S. 1575-1577
    Online academicJournal
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    1.1‐V, 8‐bit, 12 MS/s asynchronous reference‐free successive‐approximation‐register analogue‐to‐digital converter in 0.18 μm CMOS with separated capacitor arrays.
    Huang, Guanzhong ; Lin, Pingfen
    In: IET Circuits, Devices & Systems (Wiley-Blackwell), Jg. 7 (2013), Heft 1, S. 1-8
    academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    CMOS wireless stress sensor IC with 256‐cell sensing array for ultra‐thin applications.
    Jiang, Hanjun ; Wang, Zheyao ; et al.
    In: Electronics Letters (Wiley-Blackwell), Jg. 52 (2016-09-01), Heft 18, S. 1660-1661
    Online academicJournal
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    Approach for low power high speed 4‐bit flash analogue to digital converter.
    Razavi, Bagher ; Tavakoli, Mohammad Bagher ; et al.
    In: IET Circuits, Devices & Systems (Wiley-Blackwell), Jg. 14 (2020-07-01), Heft 4, S. 425-431
    academicJournal
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    All‐digital power‐efficient integrating frequency difference‐to‐digital converter for GHz frequency‐locking.
    Li, Yue ; Yuan, Fei
    In: IET Circuits, Devices & Systems (Wiley-Blackwell), Jg. 14 (2020-11-01), Heft 8, S. 1153-1159
    academicJournal
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    Reduced switching mode for SAR ADCs: analysis and design of SAR A‐to‐D algorithm with periodic standby mode circuit components.
    Joshi, Ashish ; Shrimali, Hitesh ; et al.
    In: IET Circuits, Devices & Systems (Wiley-Blackwell), Jg. 14 (2020-08-01), Heft 5, S. 686-694
    academicJournal
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    Highly‐digital voltage scalable 4‐bit flash ADC.
    Gupta, Ashima ; Singh, Anil ; et al.
    In: IET Circuits, Devices & Systems (Wiley-Blackwell), Jg. 13 (2019), Heft 1, S. 91-97
    academicJournal
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    Exploiting uncertain timing information in time‐based SAR ADCs.
    Wang, Haibo ; Karnatakam Nagabhushana, Abhilash ; et al.
    In: IET Circuits, Devices & Systems (Wiley-Blackwell), Jg. 14 (2020-05-01), Heft 3, S. 390-397
    academicJournal
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    Sign3‐LMS data‐transition decision feedback equaliser.
    Li, Yue ; Yuan, Fei
    In: IET Circuits, Devices & Systems (Wiley-Blackwell), Jg. 13 (2019-10-01), Heft 7, S. 998-1006
    academicJournal
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