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    100-Mb/s enhanced data rate MIL-STD-1553B controller in 65-nm CMOS technology.
    Pendyala, Prateek ; Pasupureddi, Vijaya Sankara Rao
    In: IEEE Transactions on Aerospace & Electronic Systems, Jg. 52 (2016-12-01), Heft 6, S. 2917-2929
    Online academicJournal
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    An Output Bandwidth Optimized 200-Gb/s PAM-4 100-Gb/s NRZ Transmitter With 5-Tap FFE in 28-nm CMOS.
    Wang, Zhongkai ; Choi, Minsoo ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 57 (2022), Heft 1, S. 21-31
    Online academicJournal
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    Volltext
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    A Low Energy-Noise 65nm CMOS Switched-Capacitor Resistive-Bridge Sensor Interface.
    Koay, K. C. ; Chan, P. K.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 64 (2017-04-01), Heft 4, S. 799-810
    Online serialPeriodical
    Zugriff:
    Volltext
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    A 40 Gb/s Serial Link Transceiver in 28 nm CMOS Technology.
    Navid, Reza ; Chen, E-Hung ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 50 (2015-04-01), Heft 4, S. 814-827
    Online academicJournal
    Zugriff:
    Volltext
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    A 950 MHz Clock 47.5 MHz BW 4.7 mW 67 dB SNDR Discrete Time Delta Sigma ADC Leveraging Ring Amplification and Split-Source Comparator Based Quantizer in 28 nm CMOS.
    Santana, Lucas Moura ; Martens, Ewout ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 57 (2022-07-01), Heft 7, S. 2068-2077
    Online academicJournal
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    Volltext
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    A 5-GS/s 158.6-mW 9.4-ENOB Passive-Sampling Time-Interleaved Three-Stage Pipelined-SAR ADC With Analog–Digital Corrections in 28-nm CMOS.
    Ramkaj, Athanasios T. ; Pena Ramos, Juan C. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 55 (2020-06-01), Heft 6, S. 1553-1564
    Online academicJournal
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    A 56-GS/s 8-bit Time-Interleaved ADC With ENOB and BW Enhancement Techniques in 28-nm CMOS.
    Sun, Kexu ; Wang, Guanhua ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 54 (2019-03-01), Heft 3, S. 821-833
    Online academicJournal
    Zugriff:
    Volltext
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    A CMOS Phase Noise Filter With Passive Delay Line and PD/CP-Based Frequency Discriminator.
    Hao, Shilei ; Hu, Tongning ; et al.
    In: IEEE Transactions on Microwave Theory & Techniques, Jg. 65 (2017-11-01), Heft 11, S. 4154-4164
    Online academicJournal
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    A 40-Gb/s Quarter-Rate SerDes Transmitter and Receiver Chipset in 65-nm CMOS.
    Zheng, Xuqiang ; Zhang, Chun ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 52 (2017-11-01), Heft 11, S. 2963-2978
    Online academicJournal
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    Volltext
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  10. Detailansicht für Treffer 10 öffnen
    Design and Characterization of a 3-bit 24-GS/s Flash ADC in 28-nm Low-Power Digital CMOS.
    Tretter, Gregor ; Khafaji, Mohammad Mahdi ; et al.
    In: IEEE Transactions on Microwave Theory & Techniques, Jg. 64 (2016-04-01), Heft 4, S. 1143-1152
    Online academicJournal
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  11. Detailansicht für Treffer 11 öffnen
    A 0.02 mm^2 59.2 dB SFDR 4th-Order SC LPF With 0.5-to-10 MHz Bandwidth Scalability Exploiting a Recycling SC-Buffer Biquad.
    Zhao, Yaohua ; Mak, Pui-In ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 50 (2015-09-01), Heft 9, S. 1988-2001
    Online academicJournal
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  12. Detailansicht für Treffer 12 öffnen
    A $4\times 5$ -Gb/s 1.12- \mu \text{s} Locking Time Reference-Less Receiver With Asynchronous Sampling-Based Frequency Acquisition and Clock Shared Subchannels.
    Song, Junyoung ; Hwang, Sewook ; et al.
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 24 (2016-08-01), Heft 8, S. 2768-2777
    Online academicJournal
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  13. Detailansicht für Treffer 13 öffnen
    Implementation of Low-Power 6–8 b 30–90 GS/s Time-Interleaved ADCs With Optimized Input Bandwidth in 32 nm CMOS.
    Kull, Lukas ; Pliva, Jan ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 51 (2016-03-01), Heft 3, S. 636-648
    Online academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    A 22 to 26.5 Gb/s Optical Receiver With All-Digital Clock and Data Recovery in a 65 nm CMOS Process.
    Chu, Sang-Hyeok ; Bae, Woorham ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 50 (2015-11-01), Heft 11, S. 2603-2612
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  15. Detailansicht für Treffer 15 öffnen
    A 9.6-Gb/s 1.22-mW/Gb/s Data-Jitter Mixing Forwarded-Clock Receiver in 65-nm CMOS.
    Chung, Sang-Hye ; Kim, Lee-Sup
    In: IEEE Transactions on Very Large Scale Integration (VLSI) Systems, Jg. 23 (2015-10-01), Heft 10, S. 2023-2033
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  16. Detailansicht für Treffer 16 öffnen
    A 1.4 pJ/bit, Power-Scalable 16×12 Gb/s Source-Synchronous I/O With DFE Receiver in 32 nm SOI CMOS Technology.
    Dickson, Timothy O. ; Liu, Yong ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 50 (2015-08-01), Heft 8, S. 1917-1931
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  17. Detailansicht für Treffer 17 öffnen
    A 0.36 pJ/bit, 0.025 mm${}^{\text{2}}$, 12.5 Gb/s Forwarded-Clock Receiver With a Stuck-Free Delay-Locked Loop and a Half-Bit Delay Line in 65-nm CMOS Technology.
    Bae, Woorham ; Jeong, Gyu-Seob ; et al.
    In: IEEE Transactions on Circuits & Systems. Part I: Regular Papers, Jg. 63 (2016-09-01), Heft 9, S. 1393-1403
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  18. Detailansicht für Treffer 18 öffnen
    A Scalable 0.128–1 Tb/s, 0.8–2.6 pJ/bit, 64-Lane Parallel I/O in 32-nm CMOS.
    Mansuri, Mozhgan ; Jaussi, James E. ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 48 (2013-12-01), Heft 12, S. 3229-3242
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  19. Detailansicht für Treffer 19 öffnen
    A 42 fJ/Step-FoM Two-Step VCO-Based Delta-Sigma ADC in 40 nm CMOS.
    Xing, Xinpeng ; Gielen, Georges G. E.
    In: IEEE Journal of Solid-State Circuits, Jg. 50 (2015-03-01), Heft 3, S. 714-723
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    A 1 Gb 2 GHz 128 GB/s Bandwidth Embedded DRAM in 22 nm Tri-Gate CMOS Technology.
    Hamzaoglu, Fatih ; Arslan, Umut ; et al.
    In: IEEE Journal of Solid-State Circuits, Jg. 50 (2015), Heft 1, S. 150-157
    Online academicJournal
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