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    Design of a fully CMOS compatible 3-μm size color pixel
    Langfelder, Giacomo
    In: Microelectronics Reliability, Jg. 50 (2010-02-01), S. 169-173
    Online unknown
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    Effect of the pre-gate oxide cleaning temperature on the reliability of GOI and devices performances in deep submicron CMOS technology
    Lin, Chun-Sheng ; Chiang, Yen-Ting ; et al.
    In: Microelectronics Reliability, Jg. 48 (2008-11-01), S. 1786-1790
    Online unknown
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    Impact and damage on deep sub-micron CMOS technology induced by substrate current due to ESD stress
    Vallet, Michel ; Beltritti, J. ; et al.
    In: Microelectronics Reliability, Jg. 49 (2009-09-01), S. 1107-1110
    Online unknown
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    Laser beam backside probing of CMOS integrated circuits
    Kasapi, Steven ; Somani, Seema ; et al.
    In: Microelectronics Reliability, Jg. 39 (1999-06-01), S. 957-961
    Online unknown
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    Building in reliability with latch-up, ESD and hot carrier effects on 0.25μm CMOS technology
    Bonis, M. ; Guegan, G ; et al.
    In: Microelectronics Reliability, Jg. 38 (1998-10-01), S. 1547-1552
    Online unknown
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    Impact of geometrical scaling on parasitic pnp bipolar transistor in N-well, 0.25μm CMOS devices and its effect on latchup immunity
    Chan, Lap ; Lin, Po-Ching ; et al.
    In: Microelectronics Reliability, Jg. 38 (1998-10-01), S. 1621-1626
    Online unknown
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    Stacked CMOS circuits integrated in laser-recrystallized silicon films
    Hilleringmann, Ulrich ; Goser, K.
    In: Microelectronics Reliability, Jg. 32 (1992-07-01), S. 941-944
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    A novel percolation model of leakage fluctuation behavior in gate-control dual-direction silicon controlled rectifier
    Jin, Xiangliang ; Wang, Yang ; et al.
    In: Microelectronics Reliability, Jg. 127 (2021-12-01), S. 114414-114414
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    Metal defect localization of GaAs or Si based ICs by dynamic emission microscopy
    Li, Enliang ; Chen, Xuanlong ; et al.
    In: Microelectronics Reliability, Jg. 72 (2017-05-01), S. 24-29
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    300-V class power n-channel LDMOS transistor implemented in 0.18-μm silicon-on-insulator (SOI) technology
    Shi, Lei ; Wu, Jian ; et al.
    In: Microelectronics Reliability, Jg. 61 (2016-06-01), S. 125-128
    Online unknown
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  11. Detailansicht für Treffer 11 öffnen
    Novel design of driver and ESD transistors with significantly reduced silicon area
    Phillip Czeslaw Jozwiak ; Markus Paul Josef Mergens ; et al.
    In: Microelectronics Reliability, Jg. 42 (2002), S. 3-13
    Online unknown
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  12. Detailansicht für Treffer 12 öffnen
    Electrical characteristics of nMOSFETs fabricated on hybrid orientation substrate with amorphization/templated recrystallization method
    San Lein Wu ; Chang, Shoou-Jinn ; et al.
    In: Microelectronics Reliability, Jg. 50 (2010-05-01), S. 662-665
    Online unknown
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    Advanced 2D/3D ESD device simulation – a powerful tool already used in a pre-Si phase
    Guggenmos, Xaver ; Stadler, Wolfgang ; et al.
    In: Microelectronics Reliability, Jg. 41 (2001-11-01), S. 1761-1770
    Online unknown
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  14. Detailansicht für Treffer 14 öffnen
    Comparison of latchup immunity for silicided source/drain at different n+ implant energy
    Qian, Gang ; Gan, Chock-Hing ; et al.
    In: Microelectronics Reliability, Jg. 38 (1998-09-01), S. 1401-1405
    Online unknown
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    Dielectric isolation techniques for integrated circuits
    Bosnell, J.R.
    In: Microelectronics Reliability, Jg. 15 (1976), S. 113-122
    Online unknown
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