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    Contrast of latch-up induced by pulsed gamma rays in CMOS circuits after neutron irradiation and TID accumulation
    Yang, Shanchao ; Chen, Wei ; et al.
    In: Microelectronics Reliability, Jg. 98 (2019-07-01), S. 42-48
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    Determination of DC equivalent hot carrier stress times in scaled CMOS devices using novel AC stress methodology
    Kerber, Andreas ; Nigam, T.
    In: Microelectronics Reliability, Jg. 93 (2019-02-01), S. 98-101
    Online unknown
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    Intrinsic ESD robustness on new high voltage N/PMOS devices in 28 nm FDSOI UTBB CMOS technology through TLP/VFTLP characterizations
    Jacquier, Blaise ; Haendler, Sebastien ; et al.
    In: Microelectronics Reliability, Jg. 126 (2021-11-01), S. 114370-114370
    Online unknown
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    Bias temperature instability in scaled CMOS technologies: A circuit perspective
    Kerber, Andreas ; Nigam, T.
    In: Microelectronics Reliability, Jg. 81 (2018-02-01), S. 31-40
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    Electrical characterization and reliability of submicron SOI CMOS technology in the extended temperature range (to 300 °C)
    Safonov, Sergey O. ; Stakhin, Veniamin G. ; et al.
    In: Microelectronics Reliability, Jg. 79 (2017-12-01), S. 416-425
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    A double snapback SCR ESD protection scheme for 28 nm CMOS process
    Wong, Hei ; Jin, Hao ; et al.
    In: Microelectronics Reliability, Jg. 84 (2018-05-01), S. 20-25
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    Effect of fin shape of tapered FinFETs on the device performance in 5-nm node CMOS technology
    Yang, Hao ; Erry Dwi Kurniawan ; et al.
    In: Microelectronics Reliability, Jg. 83 (2018-04-01), S. 254-259
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    Investigation on NBTI-induced dynamic variability in nanoscale CMOS devices: Modeling, experimental evidence, and impact on circuits
    Wang, Yangyuan ; Ren, Pengpeng ; et al.
    In: Microelectronics Reliability, Jg. 81 (2018-02-01), S. 101-111
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    Exploration of robustness limits and ESD EMI impact in a protection device for advanced CMOS technology
    Schoenmaker, Wim ; Galy, Philippe
    In: Microelectronics Reliability, 2017-09-01, S. 680-684
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    Influences of silicon-rich shallow trench isolation on total ionizing dose hardening and gate oxide integrity in a 130 nm partially depleted SOI CMOS technology
    Hu, Zhiyuan ; Song, Lei ; et al.
    In: Microelectronics Reliability, Jg. 74 (2017-07-01), S. 1-8
    Online unknown
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  11. Detailansicht für Treffer 11 öffnen
    Simulation, characterization and implementation of a new SCR-based device with a turn-off capability for EOS-immune ESD power supply clamps in advanced CMOS technology nodes
    Guitard, Nicolas ; Galy, Philippe ; et al.
    In: Microelectronics Reliability, Jg. 85 (2018-06-01), S. 176-189
    Online unknown
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  12. Detailansicht für Treffer 12 öffnen
    Enabling robust automotive electronic components in advanced CMOS nodes
    Huard, Vincent ; Bravaix, Alain ; et al.
    In: Microelectronics Reliability, 2017-09-01, S. 13-24
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    Single Event Effects in 0.18 μm Pinned Photodiode CMOS Image Sensors: SEU and SEFI
    Feng, Jie ; Zhou, Dong ; et al.
    In: Microelectronics Reliability, Jg. 117 (2021-02-01), S. 114038-114038
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  14. Detailansicht für Treffer 14 öffnen
    Aging comparative analysis of high-performance FinFET and CMOS flip-flops
    Rahebeh Niaraki Asli ; Taghipour, Shiva
    In: Microelectronics Reliability, Jg. 69 (2017-02-01), S. 52-59
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    The impact of BTI aging on the reliability of level shifters in nano-scale CMOS technology
    Rossi, Daniele ; Halak, Basel ; et al.
    In: Microelectronics Reliability, Jg. 67 (2016-12-01), S. 74-81
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  16. Detailansicht für Treffer 16 öffnen
    Device to circuit reliability correlations for metal gate/high-k transistors in scaled CMOS technologies
    Kerber, Andreas
    In: Microelectronics Reliability, Jg. 64 (2016-09-01), S. 145-151
    Online unknown
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  17. Detailansicht für Treffer 17 öffnen
    Research on the effect of single-event transient of an on-chip linear voltage regulator fabricated on 130 nm commercial CMOS technology
    Liang, Bin ; Yang, GuoQing ; et al.
    In: Microelectronics Reliability, Jg. 73 (2017-06-01), S. 116-121
    Online unknown
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  18. Detailansicht für Treffer 18 öffnen
    Monitoring of thermo-mechanical stress via CMOS sensor array: Effects of warpage and tilt in flip chip thermo-compression bonding
    Laor, Ari ; Mayer, Michael ; et al.
    In: Microelectronics Reliability, Jg. 73 (2017-06-01), S. 60-68
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  19. Detailansicht für Treffer 19 öffnen
    Diagnosis of a soft short and local variations of parameters occurring simultaneously in analog CMOS circuits
    Tadeusiewicz, Michał ; Hałgas, Stanisław
    In: Microelectronics Reliability, Jg. 72 (2017-05-01), S. 90-97
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    SEU reduction effectiveness of common centroid layout in differential latch at 130-nm CMOS technology
    Sheng, Ao ; Bi, Jinshun ; et al.
    In: Microelectronics Reliability, Jg. 72 (2017-05-01), S. 39-44
    Online unknown
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