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    3-D CMOS Chip Stacking for Security ICs Featuring Backside Buried Metal Power Delivery Networks With Distributed Capacitance
    Monta, K. ; Sonoda, H. ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 68 (2021-04-01), Heft 4, S. 2077-2082
    Online academicJournal
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    Structural and Electrical Characteristics of ALD-TiO2/SiON/n-Si Gate-Stack for Advanced CMOS Device Applications
    Gupta, R. ; Vaid, R.
    In: IEEE Transactions on Electron Devices, Jg. 68 (2021-06-01), Heft 6, S. 2625-2632
    Online academicJournal
    Zugriff:
    Volltext
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    Device and Circuit Performance of the Future Hybrid III–V and Ge-Based CMOS Technology
    Benbakhti, B. ; Chan, K.H. ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 63 (2016-10-01), Heft 10, S. 3893-3899
    Online academicJournal
    Zugriff:
    Volltext
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    CMOS-Based Active Pixel for Low-Light-Level Detection: Analysis and Measurements
    Faramarzpour, N. ; Deen, M. J. ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 54 (2007-12-01), Heft 12, S. 3229-3237
    Online academicJournal
    Zugriff:
    Volltext
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    Improved $CV/I$ Methodology to Accurately Predict CMOS Technology Performance
    Yeh, P. C. ; Nayak, D. K. ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 54 (2007-07-01), Heft 7, S. 1760-1762
    Online academicJournal
    Zugriff:
    Volltext
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    A Simulation Study of Junctionless Forksheet on Sub-2 nm Node Logic Applications
    Shi, X. ; Liu, T. ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 70 (2023-07-01), Heft 7, S. 3413-3418
    Online academicJournal
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    Thin-BOX Poly-Si Thin-Film Transistors for CMOS-Compatible Analog Operations
    Kim, S. Y. ; Baytok, S. ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 58 (2011-06-01), Heft 6, S. 1687-1695
    Online academicJournal
    Zugriff:
    Volltext
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    An analytical back-gate bias effect model for ultrathin SOI CMOS devices
    Sim, J. ; Kuo, J.B.
    In: IEEE Transactions on Electron Devices, Jg. 40 (1993-04-01), Heft 4, S. 755-765
    Online academicJournal
    Zugriff:
    Volltext
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    A high-performance directly insertable self-aligned ultra-rad-hard and enhanced isolation field-oxide technology for gigahertz silicon NMOS/CMOS VLSI
    Manchanda, L. ; Hillenius, S.J. ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 36 (1989-04-01), Heft 4, S. 651-658
    Online academicJournal
    Zugriff:
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    MONO/POLY technology for fabricating low-capacitance CMOS integrated circuits
    Ipri, A.C. ; Jastrzebski, L.L.
    In: IEEE Transactions on Electron Devices, Jg. 35 (1988-08-01), Heft 8, S. 1382-1383
    Online academicJournal
    Zugriff:
    Volltext
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  11. Detailansicht für Treffer 11 öffnen
    A New Paradigm in High-Speed and High-Efficiency Silicon Photodiodes for Communication—Part II: Device and VLSI Integration Challenges for Low-Dimensional Structures
    Cansizoglu, H. ; Elrefaie, A.F. ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 65 (2018-02-01), Heft 2, S. 382-391
    Online academicJournal
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  12. Detailansicht für Treffer 12 öffnen
    High speed and compact CMOS circuits with multi-pillar surrounding gate transistors
    Nitayama, A. ; Horiguchi, F. ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 36 (1989-11-01), Heft 11, S. 2605-2606
    Online academicJournal
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  13. Detailansicht für Treffer 13 öffnen
    Gain-enhanced LDD NMOS device using cesium implantation
    Pfiester, J.R. ; Alvis, J.R. ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 39 (1992-06-01), Heft 6, S. 1469-1476
    Online academicJournal
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  14. Detailansicht für Treffer 14 öffnen
    TCAD/Physics-Based Analysis of High-Density Dual-BOX FD/SOI SRAM Cell With Improved Stability
    Kim, K. ; Kuang, J. B. ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 56 (2009-12-01), Heft 12, S. 3033-3040
    Online academicJournal
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    Multimodal Sensor for Simultaneous Proton and Light Sensing Using a Hole and Electron Accumulation Technique
    Nakazawa, H. ; Watanabe, H. ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 59 (2012-06-01), Heft 6, S. 1780-1785
    Online academicJournal
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    Parasitic Capacitances: Analytical Models and Impact on Circuit-Level Performance
    Wei, L. ; Boeuf, F. ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 58 (2011-05-01), Heft 5, S. 1361-1370
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  17. Detailansicht für Treffer 17 öffnen
    Noise contribution of the body resistance in partially-depleted SOI MOSFETs
    Faccio, F. ; Anghinolfi, F. ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 45 (1998-05-01), Heft 5, S. 1033-1038
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    Modeling of Inversion Layer Centroid and Polysilicon Depletion Effects on Ultrathin-Gate-Oxide MOSFET Behavior: The Influence of Crystallographic Orientation
    Rodriguez, N. ; Gamiz, F. ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 54 (2007-04-01), Heft 4, S. 723-732
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    Reduction of parasitic capacitance in vertical MOSFETs by spacer local oxidation
    Kunz, V.D. ; Uchino, T. ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 50 (2003-06-01), Heft 6, S. 1487-1493
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    Noise characteristics of transistors fabricated in an advanced silicon bipolar technology
    Aufinger, K. ; Bock, J. ; et al.
    In: IEEE Transactions on Electron Devices, Jg. 43 (1996-09-01), Heft 9, S. 1533-1538
    Online academicJournal
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