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    On the Impact of Through-Silicon-Via-Induced Stress on 65-nm CMOS Devices
    Minkyu, Je ; Shi, Jinglin ; et al.
    In: IEEE Electron Device Letters, Jg. 34 (2013), S. 18-20
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    High-Performance Silicon Nanowire Gate-All-Around nMOSFETs Fabricated on Bulk Substrate Using CMOS-Compatible Process
    Yan, Jiang ; Niu, Jiebin ; et al.
    In: IEEE Electron Device Letters, Jg. 31 (2010-12-01), S. 1377-1379
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    High FET Performance for a Future CMOS $\hbox{GeO}_{2}$ -Based Technology
    Brice De Jaeger ; Merckling, Clement ; et al.
    In: IEEE Electron Device Letters, Jg. 31 (2010-05-01), S. 402-404
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    Stacked 3-D Fin-CMOS technology
    Philip C.H. Chan ; Feng, Chuguang ; et al.
    In: IEEE Electron Device Letters, Jg. 26 (2005-06-01), S. 416-418
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    The spacer/replacer concept: a viable route for sub-100 nm ultrathin-film fully-depleted SOI CMOS
    K. De Meyer ; H. van Meer
    In: IEEE Electron Device Letters, Jg. 23 (2002), S. 46-48
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    Complimentary Single-Electron/Hole Action of Nanoscale SOI CMOS Transistors
    Krivokapic, Z. ; Wang, Kang L. ; et al.
    In: IEEE Electron Device Letters, Jg. 25 (2004-07-01), S. 492-494
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    Performance dependence of CMOS on silicon substrate orientation for ultrathin oxynitride and HfO2 gate dielectrics
    D'Emic, Christopher P. ; Jamison, Paul C. ; et al.
    In: IEEE Electron Device Letters, Jg. 24 (2003-05-01), S. 339-341
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    Multiple layers of CMOS integrated circuits using recrystallized silicon film
    Chan, Mansun ; Chan, Victor ; et al.
    In: IEEE Electron Device Letters, Jg. 22 (2001-02-01), S. 77-79
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    Optimizing Schottky S/D offset for 25-nm dual-gate CMOS performance
    Faulkner, Carl ; Connelly, Daniel ; et al.
    In: IEEE Electron Device Letters, Jg. 24 (2003-06-01), S. 411-413
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    Hydrogen annealing effect on DC and low-frequency noise characteristics in CMOS FinFETs
    King, Tsu-Jae ; Bokor, Jeffrey ; et al.
    In: IEEE Electron Device Letters, Jg. 24 (2003-03-01), S. 186-188
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    BF2 and boron double-implanted source/drain junctions for sub-0.25-μm CMOS technology
    Bulucea, C. ; Wang, Fu-Cheng
    In: IEEE Electron Device Letters, Jg. 21 (2000-10-01), S. 476-478
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    Effects of different tungsten polycide process on the effective channel length and performance of deep submicron CMOS transistors
    Hsieh, Jang-Cheng ; Yaung, Dun-Nian ; et al.
    In: IEEE Electron Device Letters, Jg. 20 (1999), S. 36-38
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    MOS transistors with stacked SiO/sub 2/-Ta/sub 2/O/sub 5/-SiO/sub 2/ gate dielectrics for giga-scale integration of CMOS technologies
    Huang, R.Y.S. ; Kizilyalli, I.C. ; et al.
    In: IEEE Electron Device Letters, Jg. 19 (1998-11-01), S. 423-425
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    Impact of nitrogen (N/sub 14/) implantation into polysilicon gate on high-performance dual-gate CMOS transistors
    Kepler, Nick ; Yu, Bin ; et al.
    In: IEEE Electron Device Letters, Jg. 18 (1997-07-01), S. 312-314
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    Role of nitridation/reoxidation of NH3-nitrided gate dielectrics on the hot-carrier resistance of CMOS transistors
    Doyle, B.S. ; Philipossian, Ara
    In: IEEE Electron Device Letters, Jg. 18 (1997-06-01), S. 267-269
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    A cobalt salicide CMOS process with TiN-strapped polysilicon gates
    Gunderson, C.D. ; Jones, Robert E. ; et al.
    In: IEEE Electron Device Letters, Jg. 12 (1991-06-01), S. 350-352
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    Structural advantage for the EOT scaling and improved electron channel mobility by incorporating dysprosium oxide (Dy/sub 2/O/sub 3/) into HfO/sub 2/ n-MOSFETs
    Lee, J.C. ; Chang Hwan Choi ; et al.
    In: IEEE Electron Device Letters, Jg. 27 (2006-08-01), S. 640-643
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    Heterogeneously Integrated Vapor–Liquid–Solid Grown Silicon Probes/(111) and Silicon MOSFETs/(100)
    Okugawa, Akihiro ; Kawano, Takeshi ; et al.
    In: IEEE Electron Device Letters, Jg. 32 (2011-05-01), S. 683-685
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    Effective Gate Layout Methods for RF Performance Enhancement in MOSFETs
    Oh, Hansu ; Kim, Han-Su ; et al.
    In: IEEE Electron Device Letters, Jg. 30 (2009-10-01), S. 1105-1107
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    Vertical Silicon-Nanowire Formation and Gate-All-Around MOSFET
    Buddharaju, K.D. ; Yang, Bin ; et al.
    In: IEEE Electron Device Letters, Jg. 29 (2008-07-01), S. 791-794
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