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    Design of a fully CMOS compatible 3-μm size color pixel
    Langfelder, Giacomo
    In: Microelectronics Reliability, Jg. 50 (2010-02-01), S. 169-173
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    Sub-10 MeV proton-induced single-event transients in 65 nm CMOS inverter chains
    Zhenyu, Wu ; Chi, Yaqing ; et al.
    In: Microelectronics Reliability, Jg. 125 (2021-10-01), S. 114366-114366
    Online unknown
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    Effect of the pre-gate oxide cleaning temperature on the reliability of GOI and devices performances in deep submicron CMOS technology
    Lin, Chun-Sheng ; Chiang, Yen-Ting ; et al.
    In: Microelectronics Reliability, Jg. 48 (2008-11-01), S. 1786-1790
    Online unknown
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    Impact and damage on deep sub-micron CMOS technology induced by substrate current due to ESD stress
    Vallet, Michel ; Beltritti, J. ; et al.
    In: Microelectronics Reliability, Jg. 49 (2009-09-01), S. 1107-1110
    Online unknown
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    A 0.11 μm CMOS technology featuring copper and very low k interconnects with high performance and reliability
    Yamamura, Ikuhiro ; Yamaguchi, Satoshi ; et al.
    In: Microelectronics Reliability, Jg. 42 (2002), S. 15-25
    Online unknown
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    Laser beam backside probing of CMOS integrated circuits
    Kasapi, Steven ; Somani, Seema ; et al.
    In: Microelectronics Reliability, Jg. 39 (1999-06-01), S. 957-961
    Online unknown
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    Building in reliability with latch-up, ESD and hot carrier effects on 0.25μm CMOS technology
    Bonis, M. ; Guegan, G ; et al.
    In: Microelectronics Reliability, Jg. 38 (1998-10-01), S. 1547-1552
    Online unknown
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    Impact of geometrical scaling on parasitic pnp bipolar transistor in N-well, 0.25μm CMOS devices and its effect on latchup immunity
    Chan, Lap ; Lin, Po-Ching ; et al.
    In: Microelectronics Reliability, Jg. 38 (1998-10-01), S. 1621-1626
    Online unknown
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    Stacked CMOS circuits integrated in laser-recrystallized silicon films
    Hilleringmann, Ulrich ; Goser, K.
    In: Microelectronics Reliability, Jg. 32 (1992-07-01), S. 941-944
    Online unknown
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    Atomic-layer-deposited silicon-nitride/SiO2 stack––a highly potential gate dielectrics for advanced CMOS technology
    Nakajima, Anri ; Yokoyama, Shin ; et al.
    In: Microelectronics Reliability, Jg. 42 (2002-12-01), S. 1823-1835
    Online unknown
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  11. Detailansicht für Treffer 11 öffnen
    Sudden failures associated with the gate oxide of CMOS transistors
    Pesic, B. ; Dimitrijev, Sima ; et al.
    In: Microelectronics Reliability, Jg. 28 (1988), S. 643-648
    Online unknown
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  12. Detailansicht für Treffer 12 öffnen
    A novel percolation model of leakage fluctuation behavior in gate-control dual-direction silicon controlled rectifier
    Jin, Xiangliang ; Wang, Yang ; et al.
    In: Microelectronics Reliability, Jg. 127 (2021-12-01), S. 114414-114414
    Online unknown
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  13. Detailansicht für Treffer 13 öffnen
    Analytical long-term NBTI recovery model with slowing diffusivity and locking effect of hydrogen considered
    Zhao, Yuhang ; Guo, Ao ; et al.
    In: Microelectronics Reliability, Jg. 75 (2017-08-01), S. 20-26
    Online unknown
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  14. Detailansicht für Treffer 14 öffnen
    Metal defect localization of GaAs or Si based ICs by dynamic emission microscopy
    Li, Enliang ; Chen, Xuanlong ; et al.
    In: Microelectronics Reliability, Jg. 72 (2017-05-01), S. 24-29
    Online unknown
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  15. Detailansicht für Treffer 15 öffnen
    Reliability evaluation of tungsten donut-via as an element of the highly robust metallization
    Hein, Verena ; Weide-Zaage, Kirsten ; et al.
    In: Microelectronics Reliability, Jg. 64 (2016-09-01), S. 259-265
    Online unknown
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  16. Detailansicht für Treffer 16 öffnen
    300-V class power n-channel LDMOS transistor implemented in 0.18-μm silicon-on-insulator (SOI) technology
    Shi, Lei ; Wu, Jian ; et al.
    In: Microelectronics Reliability, Jg. 61 (2016-06-01), S. 125-128
    Online unknown
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  17. Detailansicht für Treffer 17 öffnen
    Comparative study on NBTI kinetics in Si p-FinFETs with B2H6-based and SiH4-based atomic layer deposition tungsten (ALD W) filling metal
    Xu, Hao ; Liu, Qianqian ; et al.
    In: Microelectronics Reliability, Jg. 107 (2020-04-01), S. 113627-113627
    Online unknown
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  18. Detailansicht für Treffer 18 öffnen
    Degradation behavior in upstream/downstream via test structures
    Weide-Zaage, Kirsten ; Ackermann, Markus ; et al.
    In: Microelectronics Reliability, Jg. 54 (2014-09-01), S. 1724-1728
    Online unknown
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    Reduction of annealed-induced wafer defects in dual-damascene copper interconnects
    Ahmad, A.F. ; Soin, Norhayati ; et al.
    In: Microelectronics Reliability, Jg. 52 (2012-09-01), S. 1975-1980
    Online unknown
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  20. Detailansicht für Treffer 20 öffnen
    Novel design of driver and ESD transistors with significantly reduced silicon area
    Phillip Czeslaw Jozwiak ; Markus Paul Josef Mergens ; et al.
    In: Microelectronics Reliability, Jg. 42 (2002), S. 3-13
    Online unknown
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